• 한국지능시스템학회논문지
• /
• 제20권3호
• /
• pp.326-331
• /
• 2010

본 논문에서는 제조 장비를 위한 다채널 다중신호 데이터 획득 시스템의 설계와 구현에 대해 다룬다. 제안된 시스템은 800 채널의 아날로그 신호를 처리 할 수 있으며, 알테라 쿼터스 툴을 활용하여 Cyclone II FPGA로 구현되었다. 구현된 시스템은 공작기계와 같은 제어장치의 대규모 입출력 라인들의 올바른 동작여부를 판정하는데 적합하다. 그 시스템은 데이터 처리량을 줄일 수 있는 제어부, 전압분배회로 및 USB 인터페이스로 구성된다. 데이터 처리량을 줄이기 위하여 획득한 데이터를 비교 분석하여 동일한 데이터를 분리해내고 변화가 있는 데이터만을 전송하는 방법의 알고리즘을 적용하였다. 제조장비에 적용된 시험결과는 짧은 시간 내에 800개의 아날로그 입력 신호들을 획득 처리한 후 적절히 전송함을 보여준다.

• 한국콘텐츠학회논문지
• /
• 제9권9호
• /
• pp.51-59
• /
• 2009

방송용 디지털 콘텐츠의 저작권 보호를 위한 워터마킹은 실시간 처리가 가능하도록 만들어져야한다. 본 논문에서는 알테라사의 STRATIX 칩을 사용하여 HD/SD 비디오의 하드웨어 기반의 실시간 비디오 워터마킹 시스템을 제안한다. 실험 결과 원 비디오 신호와 워터마크가 삽입된 비디오 신호사이에서 주관적인 화질 비교에서 화질 차이가 거의 없었다. 삽입된 워터마크는 A/D 변환과 같은 자연적 비디오 공격의 강인성 테스트 후 검출되었다. 구현된 워터마킴 하드웨어 시스템은 실시 간으로 콘텐츠를 보호하기를 원하는 영화 제작사 그리고 방송국에서 유용하게 사용 될 수 있을 것이다.

• 한국ITS학회 논문지
• /
• 제10권2호
• /
• pp.77-83
• /
• 2011

본 논문에서는 18000-3 모드 3로 국제표준화된 13.56MHz RFID PJM(Phase Jitter Modulation) 모드 태그의 동기부 및 복조부 설계를 위해서 최근에 제안된 동기, 복조 알고리즘을 최적화하여 설계하고 구현하는 과정을 보인다. 두 알고리즘을 분석하여 불필요한 레지스터 사용을 최소화하고 국제표준에 근거하여 구현하며, 시뮬레이션 및 테스트는 모델심(Modelsim)과 알테라(Altera) FPGA를 이용하여 검증한다. 3개의 상관기로 구성된 동기부를 구현하기 위해서 총 1,024(16bit ${\times}$ 64cycle)개의 레지스터를 사용하고, 2개의 상관기를 갖는 복조부를 구현하기 위해서 128(2bit ${\times}$ 64cycle)개의 레지스터를 사용한다. 마지막으로 동기부, 복조부를 연동시켜 시뮬레이션을 수행하여, 잡음환경에서 SNR -2dB일 경우에 는 87%의 성공률을, 4dB 이상일 경우에는 100% 성공함을 보인다.

• 중소기업융합학회논문지
• /
• 제3권1호
• /
• pp.31-41
• /
• 2013

치명적인 사고를 막기 위해 드라이버 졸음 (DD)를 검출하는 다양한 최근 방법이 제안되고있다. 본 논문은 운전자의 눈에 폐쇄 속도를 모니터링 할 수 있는 기능을 AdaBoost 기반 물체 검출 알고리즘에 적용한 DD 탐지 시스템 구현에서 하드웨어/소프트웨어 공동 설계 방법을 제안한다. 소프트웨어 구성 요소는 DD 검출 알고리즘 중에서 필요한 기능성을 완전하게 달성하기 위해 전체적인 제어 및 논리 연산을 구현한다. 반면, 본 연구에서는 DD 검출 알고리즘의 중요한 기능은 처리를 가속화하기 위해 맞춤형 하드웨어 구성 요소를 통해 가속된다. 하드웨어/소프트웨어 아키텍처는 비디오 도터 보드와 알테라 DE2 보드에 구현되었습니다. 제안 된 구현의 성능을 평가하고 몇 가지 최근의 작품을 벤치마킹했다.

• 한국통신학회논문지
• /
• 제32권10A호
• /
• pp.1015-1022
• /
• 2007

본 논문에서는 UHF(Ultra High Frequency)와 MW(Micro Wave) 대역의 RFID 리더 시스템을 위한 디지털 코덱을 제안하였다. 현재 RFID 시스템은 하나의 프로토콜만을 지원하는 것이 대부분이다. 하지만, 현재 제정되어 있는 표준은 5개의 주파수 대역마다 각각 하나씩 제정되어 있고, 전 세계적으로 가장 널리 쓰이고 있는 UHF 대역의 경우에는 A,B,C 타입이 있으며 향후 더 많은 표준이 제정될 것이다. 또한 앞으로 모바일 RFID 시스템의 관심이 고조되면서 하나 이상의 프로토콜을 지원하는 RFID 시스템의 필요성은 더욱 더 증가할 것이다. 따라서 본 논문에서는 UHF 대역과 MW대역의 dual-band RFID 시스템을 위한 디지털 코덱을 제안하였다. UHF 대역은 EPC 클래스 1 제너레이션 2(EPC Class1 Generation2)표준인 18000-6C 와 MW 대역의 표준인 18000-4 표준을 기반으로 시스템을 구현하였다. 설계된 회로는 알테라사의 쿼터스II 를 이용하여 합성 하였다. 목적 디바이스는 Altera 사의 CycloneII 계열인 EP2C20Q240C8이다. 주 클럭 주파수는 19.2MHz 로 설정하였으며 합성 시 사용된 FPGA의 소자(element)는 18,752개이다.

• 한국컴퓨터정보학회논문지
• /
• 제14권11호
• /
• pp.97-103
• /
• 2009

본 논문에서는 시스템의 변경이 많고 적은 비용으로 고성능 데이터 처리가 요구되는 응용분야에서 시스템의 유연성, 가격, 크기 및 성능을 개선하기 위한 목적으로 알테라(Altera)의 $Nios^{(R)}$ II 임베디드 프로세서(embedded processor) 4개를 사용하여 주종(master-slave)과 공유메모리(shared memory) 구조를 가지는 병렬처리 시스템을 설계하고 구현하였다. 설계한 병렬처리 시스템은 $Nios^{(R)}$ II 32bit RISC 프로세서. $SOPC^{(R)}$ Builder, $Quartus^{(R)}$ II, $ModelSim^{(R)}$으로 개발되었으며 설계한 병렬처리 시스템의 성능 평가는 $Terasic^{(R)}$사의 $DE2-70^{(R)}$ 레퍼런스 보드($Cyclone^{(R)}$ II(EP2C70F896C6N) FPGA)에서 검증하고 구현하였다. 설계한 병렬처리 시스템의 성능을 평가하기 위해서 1개, 2개, 4개의 프로세서로 512, 1,024, 2,048, 4,096, 8,192 N-point FFT(fast fourier transform) 연산을 수행하여 속도향상(Sp)과 시스템의 효율(Ep)을 평가하였다. 성능평가 결과 Sp는 1개의 프로세서를 사용한 경우에 비해서 2개의 프로세서를 사용한 경우 평균 1,8배, 4개의 프로세서를 사용한 경우에는 평균 2.4배의 속도향상을 보였다. 또한 Ep는 1개의 프로세서를 사용한 경우에는 1, 2개의 프로세서를 사용한 경우에는 평균 0.90, 4개의 프로세서를 사용한 경우에 평균 0.59를 보였다. 결과적으로 논문에서 구현된 병렬처리 시스템은 단일 프로세서를 사용하는 경우에 비해서 고성능 데이터 처리가 요구되는 분야에서 경제적인 시스템으로 구현할 수 있음을 보였다.