• Journal of the Korea Institute of Information and Communication Engineering
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• v.25 no.6
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• pp.813-818
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• 2021

This paper proposes an optimized hardware implementation method for existing CIE1931 color gamut control algorithm. Among the post-processing methods of dehazing algorithms, existing algorithm with relatively low computations have the disadvantage of consuming many hardware resources by calculating large bits using Split multiplier in the computation process. The proposed algorithm achieves computational reduction and hardware miniaturization by reducing the predefined two matrix multiplication operations of the existing algorithm to one. And by optimizing the Split multiplier computation, it is implemented more efficient hardware to mount. The hardware was designed in the Verilog HDL language, and the results of logical synthesis using the Xilinx Vivado program were compared to verify real-time processing performance in 4K environments. Furthermore, this paper verifies the performance of the proposed hardware with mounting results on two FPGAs.

• Journal of the Korean Institute of Intelligent Systems
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• v.9 no.4
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• pp.396-403
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• 1999

본 논문에서는 새로운 블록기반 신경망을 제안하고 블록기반 신경망의 패턴류 성능을 확인하였다. 블록기반 신경망은 4개의 가변 입출력을 가지는 블록을 기본 구성요소로하고 있으며 블록들의 2차원배열 형태로 이루어진다. 블록기반 신경망은 재구성가능 하드웨어에 의하여 구현이 용이하고 구조 및 가중치의 최적화에 진화 알고리즘을 적용시킬수 있는 새로운 신경망 모델이다. 블록 기반 신경망의 구조와 가중치를 재고성 가능 하드웨어(FPGA)의 비트열에 대응시키고 유전자 알고리즘에 의하여 전역최적화를 하여 구조와 가중치를 최적화한다. 유전 알고리즘에 의하여 설계된 블록기반 신경망을 비선형 결정평면을 가지는 여러 학습패턴에 적용하여 패턴분류 성능을 확인하였다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.13 no.2
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• pp.293-298
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• 2009

In this contribution, a 193-bit elliptic curve cryptography coprocessor was implemented on an FPGA board. Optimized algorithms and numerical expressions which had been verified through C program simulation, should be analyzed again with HDL (hardware description language) such as Verilog, so that the verified ones could be modified to be applied directly to hardware implementation. The reason is that the characteristics of C programming language design is intrinsically different from the hardware design structure. The hardware IP which was double-checked in view of hardware structure together with algoritunic verification, was implemented on the Altera CycloneII FPGA device equipped with ARM9 microprocessor core, to a real chip prototype, using Altera embedded system development tool kit. The implemented finite field calculation IPs can be used as library modules as Elliptic Curve Cryptography finite field operations which has more than 193 bit key length.

• The Journal of Korea Institute of Information, Electronics, and Communication Technology
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• v.10 no.2
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• pp.192-197
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• 2017

In this paper, image filter optimization method based on common sub-expression elimination is proposed for low-power image feature extraction hardware design. Low power and high performance object recognition hardware is essential for industrial robot which is used for factory automation. However, low area Gaussian gradient filter hardware design is required for object recognition hardware. For the hardware complexity reduction, we adopt the symmetric characteristic of the filter coefficients using the transposed form FIR filter hardware architecture. The proposed hardware architecture can be implemented without degradation of the edge detection data quality since the proposed hardware is implemented with original Gaussian gradient filtering algorithm. The expremental result shows the 50% of multiplier savings compared with previous work.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.25 no.12B
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• pp.2033-2038
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• 2000

여러 가지 압축알고리즘 중에서 허프만 부호화는 데이터의 통계적인 중복성을 제거하기 위한 방법으로 많이 사용되어 왔다. 이제까지 허프만 테이블의 특성과 코드워드의 패턴에 따라 효율적으로 복호화할 수 있는 알고리즘이 많이 제안되었다. 본 논문에서는 8진 트리 검색 방법을 이용한 허프만 복호화 알고리즘을 제안하고 효율적인 하드웨어 구현 방법을 제안한다. 하드웨어의 메모리와 게이트 면적을 소형화하였고 빠른 검색을 위하여 알고리즘을 최적화하여 MPEG 오디오 복호화기 시스템에 적용할 수 있게 하였다.

• Proceedings of the Korean Information Science Society Conference
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• 2002.10d
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• pp.244-246
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• 2002

진화 하드웨어(Evolvable Hardware)는 환경 적응력이 강하고 최적의 상태를 유연하게 유지하는 하드웨어 설계 기법이나 회로가 복잡해질수록 진화가 어려워지는 문제로 인해 활용이 늦어지고 있다. 본 논문에서는 이를 해결하기 위한 많은 연구 중 회로 진화 과정 분석을 위한 방법으로 개미집단 시스템을 제안한다. 경로 최적화 알고리즘인 개미집단 시스템을 적절히 변형하여 진화 하드웨어에 적용시키는 방법을 제안하고 이를 실험으로 확인하였으며, 실험 결과 하드웨어의 진화 과정을 관찰할 수 있었고, 목표 하드웨어의 해공간 특성이 페로몬으로 분포하고 있음도 관찰할 수 있었다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.28 no.9C
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• pp.851-859
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• 2003

최근 사용자들의 멀티채널 선호도는 급속도로 전파되고 있다. MPEG은 동영상 및 음향시스템의 데이터 압축기술을 제공하는데, 현재 각광을 받고있는 것이 디지털 오디오이다. MPEG 표준안은 MPEG-1오디오 알고리즘을 MPEG-2 알고리즘에 동일하게 사용해도 멀티채널 및 5.1채널 사운드륵 제공한다. MDCT(Modified Discrete Cosine Transform)는 TDAC(Time Domain Aliasing Cancellation)에 기반을 두고있는 변형이산 여현 변환을 나타낸 것이다. 본 논문에서는 오디오 부분의 핵심이라 할 수 있는 MDCT/IMDCT(Inverse MDCT) 알고리즘을 최적화하여 효율적인 알고리즘을 제안하였다. 그리고 연산과정에서 중복되는 영역을 묶음으로써 연산에 필요한 계수를 줄였다. 최적화 전에 비해 코사인 계수를 0.5%이하로 최적화하였고, 승산에서 0.098%, 가산에서 0.58% 효율을 보였다. 알고리즘 검증은 C언어를 사용하여 검증하였고, 최적화된 알고리즘을 적용하여 마이크로 프로그램 방식의 하드웨어 구조론 설계하였다.

• Review of KIISC
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• v.30 no.3
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• pp.25-29
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• 2020

하드웨어 및 소프트웨어의 최적화는 제품의 성능 및 기능 향상, 개발 비용 최소화 등에 직접적인 영향을 미치는 매우 중요한 요소이다. 이러한 필요성에 따라, 암호학자들은 경량 암호 알고리즘을 가용 자원이 제한된 다양한 환경에서 효율적으로 구현 및 동작할 수 있는 암호 알고리즘으로 정의하고, 그것에 맞는 다양한 설계 방법들이 연구해왔다. 본고에서는 경량 블록암호 알고리즘 설계 연구 동향을 소개하고, 향후 전망에 대해 논의한다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• v.9 no.2
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• pp.307-310
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• 2005

본 논문은 CMOS 센서의 ISP 전처리 과정 후 최종 화면에 출력하기 위한 효과적인 이미지 스케일 블록을 저전력, 저비용에 맞은 독립된 하드웨어 장치로 설계 하고자 한다. 카메라 센서 이미지 결과를 디스플레이 장치(OSD(On Screen Display)에 맞는 화면의 크기는 CIF(352${\times}$288), QCIF(176${\times}$144) 출력 모드를 사용한다. 최근 DMB 휴대용 멀티미디어 데이터 전송 사이즈 포맷에서도 위와 같은 사이즈를 지원하고 있다. 일반적인 스케일 처리에서는 PC 그래픽 카드(Graphic Card)장치의 지원을 받아서 처리하는 경우가 많다. 또는 CPU의 연산을 통한 CPU 자원을 점유하여 이미지 스케일을 처리하였다. 휴대용 CMOS 센서용에 적합한 독립적으로 처리할 수 있는 이미지 스케일 기능을 하드웨어로 설계하여 효과적인 시스템 운용과 고속 이미지 스케일 처리가 가능한 하드웨어를 설계하는게 목적이다. 이를 구현 하기위해 기존 알고리즘과 제안한 알고리즘을 비교하여 최적화된 알고리즘 적용하여 VHDL설계언어를 이용한 하드웨어 설계 후, ModelSim 6.0a를 이용하여 데이터를 검증한다.

• Journal of IKEEE
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• v.25 no.1
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• pp.10-14
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• 2021

This paper presents a hardware that improves the complexity of the CIE1931 color coordinate algorithm operation. The conventional algorithm has disadvantage of growing hardware due to 4-Split Multiply operations used to calculate large bits in the computation process. But the proposed algorithm pre-calculates the defined R2X, X2R Matrix operations of the conventional algorithm and makes them a matrix. By applying the matrix to the images and improving the color, it is possible to reduce the amount of computation and hardware size. By comparing the results of Xilinx synthesis of hardware designed with Verilog, we can check the performance for real-time processing in 4K environments with reduced hardware resources. Furthermore, this paper validates the hardware mount behavior by presenting the execution results of the FPGA board.