• Proceedings of the Korea Information Processing Society Conference
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• 2005.11a
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• pp.1141-1144
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• 2005

본 논문은 실내에서 홈 거주자의 위치를 인식하기 위해 근접성을 이용한 위치 추적 시스템 환경을 제안하고자 한다. 이를 위해 기존 실내의 고정된 위치에 있는 구조/시설물 및 가전제품의 ON/OFF 스위치를 이용하며 기타 추가적인 스위치 및 센서를 부착하여 개폐동작이 일어날 때 발생되는 신호를 검출하여 실제위치를 얻는다. 발생되는 신호는 Pull-up 저항을 이용한 신호 검출 방법으로 눌려진 스위치나 센서에서 발생된 아날로그 신호를 검출한다. 검출된 신호의 고유한 ID값은 Sensor TMO로 송신되어 수집된다. 수집된 센서ID는 소켓통신을 이용하여 홈서버인 실내위치추적시스템으로 보내질 뿐아니라 원격 모니터링 GUI를 통해 실내 거주자의 위치를 GUI의 가상공간 좌표와 매핑된 홈 거주자의 위치를 보인다. 본 논문에서 제안한 실내위치추적시스템은 홈 거주자의 위치를 주기적으로 모니터링하고 거주자의 이동 패턴과 활동 상황을 파악하여 헬스케어 정보로 활용할 예정이다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.14 no.8
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• pp.1887-1894
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• 2010

This paper proposes a new switched-capacitor sigma-delta modulator for automotive radars. Developed modulator is used to perform high-resolution analog-to-digital conversion (ADC) of high frequency band signal in a radar system. It has supply voltage of 2.7V, and has body-effect compensated switch configuration with low voltage and low distortion. The modulator has been implemented in a $0.25{\mu}m$ double-poly and triple-metal standard CMOS process, and it has die area of $1.9{\times}1.5mm^{2}$. It showed better total harmonic distortion of 20dB than the conventional bootstrapped circuit at the supply voltage of 2.7V.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.20 no.12
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• pp.2326-2332
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• 2016

In this paper, the proposed small size PLL works stable with the discrete loop filter which is controlled by voltage controlled oscillator's output signal. A switch controlled loop filter is introduced into the proposed PLL instead of a conventional $2^{nd}$-order loop filter. Those three switches are controlled by the very high frequency output signal of voltage controlled oscillator. The switches are also controlled by UP/DN signals and 'on/off' depending the presence of UP/DN signals. A negative feedback functioned capacitor with a switch does make it possible to integrate the PLL into a single chip. The proposed PLL works stably even though a total of small 180pF capacitor used in the discrete loop filter. The proposed PLL has been designed with a 1.8V supply voltage, 0.18um multi - metal and multi - poly layer CMOS process and proved by Hspice simulation.

• Proceedings of the KIEE Conference
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• 2007.10a
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• pp.72-73
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• 2007

기존의 공정자동화 설비에서는 센서를 통하여 계측된 데이터들이 4-20mA의 아날로그 신호를 통하여 제어기와 컴퓨터들로 전송되었다. 이러한 아날로그 신호 전송 방식에서는 제어 시스템의 구조가 복잡해지고 설치에 많은 비용과 노력이 투입될 수밖에 없다. 이러한 문제점을 해소하기 위하여 기술 선진국에서는 필드 장비들 간에 고속의 직렬 통신을 통하여 제어 및 자동화 관련 디지털 데이터의 전송을 실시간으로 지원하는 필드버스 통신망을 개발하였으며, 1990년대 이후 공장 자동화, 공정 제어 및 발전 설비 등 각종 산업 설비에 필드버스를 매우 활발히 도입하고 있다. Foundation Fieldbus 모듈은 공정제어 시스템예서 사용되는 센서, 제어기, PLC, 밸브, 구동기, 스위치 등의 모든 필드 장비에 바로 탑재되어 Foundation Fieldbus의 통신 기능을 제공하는 통신 부품으로 첨단의 공정자동화 시스템을 구축하기 위하여 반드시 확보되어야 할 핵심기술이다. 본 연구를 통해 제작된 Foundation Fieldbus 모듈은 기존의 센서제품을 FF기반의 지능형 센서로 바로 전환할 수 있는 핵심부품이다.

• Journal of the Institute of Electronics and Information Engineers
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• v.50 no.12
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• pp.49-55
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• 2013

A high-voltage highly-integrated analog front-end (AFE) IC for medical ultrasound imaging applications is implemented using standard 0.18-${\mu}m$ CMOS process. The proposed AFE IC is composed of a high-voltage (HV) pulser utilizing stacked transistors generating up to 15 Vp-p pulses at 2.6 MHz, a low-voltage low-noise transimpedance preamplifier, and a HV switch for isolation between the transmit and receive parts. The designed IC consumes less than $0.15mm^2$ of core area, making it feasible to be applied for multi-array medical ultrasound imaging systems, including portable handheld applications.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.24 no.10A
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• pp.1597-1602
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• 1999

An analog / digital mixed mode frequency multiplication and distribution ASIC for switch link or network synchronization of ATM switching system for B-ISDN has designed. This ASIC generates 234-7 MHz system clock and 77.76 MHz, 19.44 MHz user clocks using 46.94 MHz external clock. It also includes digital circuits for checking and selecting between the two external clocks. For effective ASIC design, full custom technique is used in analog PLL circuit and standard cell based technique is used in digital circuit. Resistors and capacitors are specially designed so the chip can be implemented in 0.8$\mu\textrm{m}$ digital CMOS technology.

• Journal of IKEEE
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• v.22 no.3
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• pp.786-792
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• 2018

A third-order sigma-delta modulator with the architecture of cascade of integrator feedback (CIFB) is proposed for an analog-digital converter used in low-power sensor interfaces. It consists of three switched-capacitor integrators using a gain-enhanced current-mirror-based amplifier, a single-bit comparator, and a non-overlapped clock generator. The proposed sigma-delta analog modulator with over-sampling ratio of 160 and maximum SNR of 90.45 dB is implemented using $0.11-{\mu}m$ CMOS process with 1.2-V supply voltage. The area and power consumption of the sigma-delta analog modulator are $0.145mm^2$ and $341{\mu}W$, respectively.

• The Journal of the Korea institute of electronic communication sciences
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• v.7 no.2
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• pp.295-301
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• 2012

In this article, we have designed SHA, which has 12 Bit resolution at an input signal range of 1 $V_{pp}$ and operates at a sampling speed of 100 MS/s in order to use at front of high speed ADC. SFDR(Spurious Free Dynamic Range) of the proposed system drops to approximately 66.3 dB resolution when the input frequency is 5 MHz, and the sampling frequency is 100 MHz, however, the circuit without a feedthrough has 12 bit resolution with approximately 73 dB.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2016.05a
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• pp.154-156
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• 2016

In this paper, the proposed small size PLL works stable with the discrete loop filter which is controlled by voltage controlled oscillator's output signal. Sampling and a small size capacitor functioned negative feedback with switch does make it possible to integrate the PLL into a single chip. The proposed PLL is designed by 1.8V 0.18um CMOS process.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2013.10a
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• pp.354-356
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• 2013

본 논문에서는 CMOS 스위치를 이용한 디지털 이득 제어 구조를 가진 이득 조절 증폭기 (PGA, Programmable Gain Amplifier)를 제안한다. 기존의 아날로그 이득 제어 방식에서는 가변적인 트랜스 컨덕턴스를 활용하는 과정에서 바이어스 전류나 전압에 의해 이득이 변하게 되어 순간적으로 구성회로의 바이어스 포인트가 변하기 때문에 왜곡이 발생하게 되는 문제점이 있다. 본 논문에서는 이러한 문제점을 해결하기 위해 기존의 gm-boosting 증폭기를 변형한 디지털 이득 제어 방식으로 설계되어 있기 때문에 우수한 선형성을 가지며 특수 목적에 맞도록 그 이득을 6dB에서 60dB까지 7가지 단계로 조절 가능하다. 제안한 PGA는 기존 회로에 비해 0.2dB 보다 작은 이득오차와 0.47mW의 낮은 소비전력 특성을 보였다.