• The Journal of the Institute of Internet, Broadcasting and Communication
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• v.20 no.5
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• pp.71-77
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• 2020

Recently, the tracking radar has confirmed the necessity of developing a small tracking radar that can be operated without various restrictions in various environments. In addition, the performance of a small tracking radar requires equal to or higher than the existing tracking radar. Such a small tracking radar can be implemented through miniaturization and low power of existing tracking radar. In this paper, the role and function of a signal processor for a small tracking radar are defined and we proposed a method to increase the efficiency of power consumption and miniaturization by minimizing the use of devices required to implement a signal processor for a small tracking radar. Used as a method for miniaturization, a device processor such as DDC and communication controller was implemented in an FPGA to design a signal processor for a small tracking radar. In addition, a low-power signal processor was designed by a power supply using a highly efficient switching regulator. Finally, the signal processor was verified by the performance test of the signal processor for the small tracking radar implemented, the Doppler tracking test using the signal processor on the small tracking radar, and the distance tracking test.

• ETRI Journal
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• v.8 no.2
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• pp.65-74
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• 1986

본고에서는 전전자식 교환기 TDX-1의 국간 신호장치 R2MFC 송수신기의 구성에 관한 내용을 주로 기술하며 이의 성능 분석에 관해 고찰한다. 신호의 검출을 위해 디지틀 신호처리 방식은 여러가지가 있지만 R2MFC 국간 신호의 주파수 특성에 따라 특정 신호주파수의 예민한 응답 특성이 요구되므로 DFT(Discrete Fourier Transform)에 의한 방식으로 괴첼알고리즘을 사용하였으며 이의 실현은 실시간 처리를 위해서 전용의 디지틀 신호처리용 프로세서(UPD7720)를 이용하고 있다. 끝으로 TDX-1의 가입자 신호장치에 대해 개략적으로 기술하였다 .

• Journal of the Institute of Electronics Engineers of Korea SP
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• v.49 no.1
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• pp.119-127
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• 2012

This paper describes development and performance test of signal processor for the millimeter wave seeker. A ground to air guidance missile is required various beam patterns in order to counteract different kind of target. Therefore, we designed the hardware and software architecture considering flexibility. This signal processor consists of ADC, FPGA, DSP and etc. FPGA provides peripheral interface to DSP and convert digital IF signal to baseband signal. DSP performs signal processing, calculates target's information and controls devices. Each parts' hardware are connected in series and signal processing algorithms for various beam patterns are built in parallel.

• Proceedings of the Acoustical Society of Korea Conference
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• 1994.06c
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• pp.61-64
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• 1994

디지털 신호를 처리하기 위해 특별히 제작된 ADSP-2105는 빠른 Fied-point 연산과 Harvard-architecture로 구조화됐기 때문에 빠른 수행연산을 할 수 가 있다. 본 논문은 이 DSP 프로세서를 이용해 음성신호의 실시간 FFT 분석에 관한 방법을 소개한다. 실시간 FFT 분석기로서의 DSP 보드는 크게 음성신호를 받는 입력부분과 FFT를 계산하는 FFT 부분으로 나뉘어지는데, 입력부분은 AD1849로 8KHz로 데이터를 샘플링해 받게 되었고, FFT 부분은 실제로 DSP가 FFT를 수행하는 부분으로 되어있다. 실시간 처리를 구현하기 위해 입력 부분은 두 개의 뱅크로 만들어 한 뱅크에서 음성신호를 받아들이는 동안에 다른 뱅크에서는 FFT를 계산하도록 되어있어서 DSP 보드는 항시 음성신호를 샘플링 할 수 있는 상태를 유지할 수 있다. 그리고 FFT 처리부는 빠른 처리로 음성신호를 샘츨링할 뱅크가 채워지기 전에 실행되게 프로그램되어 있어 실제적으로 모든 음성데이타를 FFT 하게 되어있다.

• Journal of the Korean Society of Industry Convergence
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• v.2 no.2
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• pp.109-114
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• 1999

본 논문에서는 응용 주문형 집적회로 (ASICs)로 구현되는 신호처리기의 비용 예측 방법을 소개한다. 비용 예측은 디자인의 초기 단계에서 다양한 설계 사양들을 비교하여 성능과 비용 면에서 최적의 설계를 찾는데 도움을 준다. 본 비용 예측 방법은 Computer-Aided Design 도구들을 이용하여 시스템 동작 표현으로부터 시작하여 시스템 분할과 상위 수준 합성을 거쳐 레지스터 전송 수춘 단계에서 비용 예측을 실행한다. 사례 연구로 SWIR focal plane으로부터 생성되는 신호를 처리하는 신호처리기의 비용 예측을 실험한다. IBM 1.0 마이크론 기술의 CMOS 표준 셀을 적용하여 실험을 한 결과 각 채널로부터 전달되는 데이터를 실행하기 위해서는 3개의 칩이 필요했다.

• Journal of the Korean Society for Aeronautical & Space Sciences
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• v.43 no.7
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• pp.641-647
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• 2015

In this paper, Analyzed the multi-channel signal processing algorithms for digital-transponder. To analyze suitable multi-channel signal processing algorithms, compare algorithms about four criteria. Four criteria are as follows, perfect reconstruction, interference rejection, resource usage and power consumption. Analysis for each algorithm in accordance with these four criteria. then propose the multi-channel signal processing algorithms for digital satellite communication system.

• Journal of Korea Multimedia Society
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• v.3 no.3
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• pp.263-271
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• 2000

In this paper, an acoustic echo canceller(AEC) is implemented by ADSP-2181. This AEC uses a noise robust adaptive algorithm and a postprocessing method which attenuates residual echo using cross-correlation between estimated error signal and microphone input signal. We propose new postprocessing method that uses two thresholds to prevent signal distortion after postprocessing and to improve the performance of AEC without extra computational burden. Through experiments using a 16 bit fixed-point DSP board (ADSP-2181 EZ-KIT Lite board), it is shown that the noise robust adaptive algorithm performs well in the double-talk situations and the convergence speed is comparable to NLMS. Using the postprocessor, ERLE is improved about 20 dB. As a result, the AEC with a postprocessor shows better performance than conventional ones.

• Annual Conference of KIPS
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• 2015.10a
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• pp.1082-1084
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• 2015

본 논문에서는 신호 시제 논리를 이용하여 순음 생성 시스템을 개발한다. 일반적으로 많이 알려지고 널리 쓰이는 시제 논리는 선형 시제 논리이다. 그러나, 선형 시제 논리로는 다양한 실수 값과 정량적인 시간을 다루지 못하는 문제점이 있다. 그러므로, 본 논문에서는 신호 시제 논리를 이용하여 이러한 문제점을 극복하고, 선형 시제 논리로는 어려웠던 순음 발생기를 신호 시제 논리를 사용하여 개발한다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.28 no.10C
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• pp.995-1006
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• 2003

It is well know that in the wireless communication systems the transmitted signals can suffer from multipath fading due to the wave propagation characteristics and the obstacles over the paths, resulting in serious reduction in the power of the received signals. However, it is possible to take advantage of the inherent diversity imposed in the multipath reception if the underlying channel can be properly estimated. One of the diversity reception methods in this case is Rake processing. In this paper we study the Rake receivers for the direct-sequence spread-spectrum communication systems utilizing PN (pseudo noise) sequences to achieve spread spectrum. A conventional Rake receiver can use the finite-duration impulse (FIR) filter followed by the PN sequence demodulator, where the FIR filter coefficients are the reverse-ordered complex conjugate values of the fading channel impulse response estimates. Here, we propose a new Rake processing method by replacing the aforementioned PN code sequence with a new set of optimum demodulator coefficients. More specifically, the concept of the new optimum Rake processing is first introduced and then the optimum demodulator coefficients are theoretically derived. The performance obtained using the new optimum Rake processing is also calculated. The analytical results are verified by computer simulation. As a result, it is shown that the new optimum Rake processing method improves the MSE performance more than 10 dB over the conventional one using the fixed PN sequence demodulator. It is also shown that the new optimum Rake processing method improves the MSE performance about 10 dB over the Adaptive Correlator that performs the combining of the multipath components and PN demodulation concurrently. And finally, the MSE performance of the optimum Rake demodulator is very close to the MSE performance of OPSK demodulator under the AWGN channel.

• Proceedings of the Korea Institute of Convergence Signal Processing
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• 2000.12a
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• pp.229-232
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• 2000

각종 범용 컴퓨터 및 디지탈 신호처리에서 중요한 역할을 하는 16비트 정수형, 2의 보수 형태의 곱셈연산을 수행하기 위한 고속 승산기구조를 설계하고 시뮬레이션 하였다. 부분곱을 합하는 부분은 일반적으로 전체 곱셈기 처리 지연시간의 절반정도를 차지하므로 이 부분의 설계방법이 곱셈기의 궁극적인 속도향상에 직접적인 영향을 미친다. 부분곱의 개수를 줄이기 위하여 Booth encoder를 사용하였고, partial product(부분곱)의 덧셈시간을 줄이기 위하여 4:2 CSA(can save adder)와 3:2 CSA로 CSA tree를 구성 하였으며, 최종결과는 carry look- ahead tree로 얻어진다. Hyundai CMOS 0.35$\mu\textrm{m}$ 1-poly 4-metal 공정으로 layout하여 설계하였으며, 곱셈시간은 2.7ns(tipical case)이하로 측정되었다.