• 한국정보과학회논문지:시스템및이론
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• 제33권8호
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• pp.554-561
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• 2006

최근, SoC 설계연구가 활발히 진행되고 있으며, 하나의 시스템에 보다 많은 수의 IP가 포함되고 있다. 많은 IP 간의 효율적인 통신과 재사용율을 높이기 위해 다양한 프로토콜과 버스 구조들이 연구되고 있다. 기존의 공유 버스 구조의 문제점을 해결하기 위해 제안된 SNP(SoC Network Protocol) 와 SNA(SoC Network Architecture)는 각각 peer-to-peer 방식의 프로토콜과 버스 구조이다. 한편 AMBA AHB 는 대규모 SoC 시스템에 다소 부적절한 구조를 가짐에도 불구하고 산업 표준으로 자리매김 해왔다. 따라서 기존의 많은 IP들이 AMBA 인터페이스를 가지고 있으나 SNP 와는 프로토콜과 완벽하게 호환되지 않는 문제점을 가지고 있다. 기존의 IP 들의 인터페이스를 SNP 로 바꾸기 전까지는 새로 제안된 버스 구조에서도 AMBA AHB 와의 호환성을 완전히 배제할 수가 없다. 본 논문에서는 기존의 SNP 가 확장된 XSNP(extended SNP) 스펙과 SNA 기반 시스템에서 이를 지원하는 SNA 컴포넌트를 제안한다. AMBA AHB 와 SNP 사이의 프로토콜 변환을 지원하기 위해서 기존 SNP 의 페이즈를 1 비트 확장하여 새로운 8 개의 페이즈를 추가하였다. 따라서 AMBA 호환 가능한 IP 는 SNP 를 통해 성능 감쇠 없이 AHB-to-XSNP 변환기를 통해 통신할 수 있다. 또한 이러한 확장 방법은 AMBA AHB 뿐 아니라 SNP 와 다른 버스 프로토콜 사이의 신호 변환에도 이용하여 SNP 의 유연성과 성능을 향상시킬 수 있다. 제안된 구조의 검증 / 평가를 위해 다양한 시뮬레이션을 수행하였으며, AMBA AHB 와의 호환성에 있어 문제가 없다는 것을 검증하였다.

• 마이크로전자및패키징학회지
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• 제20권3호
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• pp.75-80
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• 2013

전자패키징 기술의 발전에 따라 패키지의 소형화는 집적화에 따른 열 소산 면적 감소로 인하여 패키지의 온도 상승을 초래한다. 온도 상승은 소자의 성능을 저해하여, 시스템 고장을 발생을 유발시키며 수명을 단축시킨다. 본 연구에서는 마이크로 패턴과 세미 임베디드 구조를 결합하여 열 소산을 극대화 시킬 수 있는 새로운 구조를 제안하여 열특성을 평가하였다. 제안 구조의 열특성 평가 결과, 기존 구조에 비하여 최대 온도는 $20^{\circ}C$낮았으며, 범프의 최대 응력은 20%이상 감소하여 제안 구조의 유효성을 확인하였다.

• 한국전자통신학회논문지
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• 제12권2호
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• pp.273-280
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• 2017

트랜지트터의 대용량 집적 기술이 발전함에 따라 다수의 CPU를 하나의 칩에 구현하게 되었으며, 시스템의 요구사항을 맞추기 위하여 클럭 주파수는 점점 더 빨라지고 있다. 그러나 클럭 주파수를 증가시키는 것은 클럭 동기화 같은 시스템의 오동작을 일으키는 문제들을 유발시킬 수 있으므로 디지털 칩 설계 시에 불안정 상태 문제를 피하는 것이 아주 중요하다. 본 논문에서는 80nm CMOS 공정으로 설계된 D-FF을 사용하여 온도, 전원, 전달 게이트의 크기에 따라 Hspice의 이분법을 사용하여 불안정상태 구간을 측정한다. 모의 실험 결과에서 불안정상태 구간은 온도와 전원 전압의 증가에 따라 조금 증가하였지만, 전달 게이트의 면적에 대해서는에 포물선 모양으로 비례하고 있으며, 전달 게이트의 P 형과 N 형 트랜지스터의 비율이 4:2 일 때 불안정상태 구간이 최소가 되는 것을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.866-869
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• 2015

시스템-온-칩(system-on-chip, SoC)내에 집적되는 소자의 수가 기하급수적으로 증가함에 따라 에너지 효율을 높이기 위한 전압 스케일링은 필수적인 요소가 되었다. 문턱전압 근처 동작(near-threshold voltage computing, NTC)은 칩 에너지 효율을 10배 가까이 향상시킬 수 있는 기술로서 전통적인 초 문턱전압 동작(super-threshold voltage computing, STC)의 한계를 극복할 수 있을 것으로 기대되고 있다. 저성능 매니코어(manycore) 시스템으로 동작하는 NTC는 에너지 효율을 극대화할 수 있지만 성능 유지를 위한 코어 수의 증가는 상당한 면적 증가를 수반한다. 본 논문에서는 성능, 전력 및 면적 간의 trade-off를 고려하여 면적 제약조건 하에서 NTC 코어 수 및 캐시 및 클러스터 크기 결정 알고리즘을 통해 요구 성능을 만족시키면서 전력 소모를 최적화하는 방법을 제안한다. 실험을 통해 면적 제약조건 속에서 기존의 STC 코어에서의 성능을 유지한 채 전력소모를 약 16.5% 감소시킬 수 있음을 보여준다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.1007-1010
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• 2003

This paper presents in-circuit system-on-chip verification and debugging environment. To maximize the emulation speed, the software part is compiled natively for the host computer and the hardware part is mapped into FPGA. The two parts communicate with each other in transaction level. The operation of the hardware part and the software part is recorded independently during the emulation, and after the emulation is over, they are merged in a waveform to give user a unified view that covers both hardware and software.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 합동 추계학술대회 논문집 정보 및 제어부문
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• pp.257-263
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• 2002

Test scheduling of SoC becomes more important because it is one of the prime methods to minimize the testing time under limited power consumption of SoCs. In this paper, a heuristic algorithm, in which test resources are selected for groups and arranged based on the size of product of power dissipation and test time together with total power consumption in core-based SoCs is proposed. We select test resource groups which has maximum power consumption but does not exceed the constrained power consumption and make the testing time slot of resources in the test resource group to be aligned at the initial position to minimize the idle test time of test resources.

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2005년도 추계학술대회 논문집
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• pp.212-215
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• 2005

The needs of larger screen in mobile device would be increased as the time of ubiquitous and convergence is coming. And, the type of mobile device has been evolved from bar, slide to row. Recently, the study on the multi-display screen which has seamless gap between two display panel has been published, and moreover the System On Chip(SOC) design strategy of core chip has been the most promising Field-Programmable Gate Array(FPGA) technology in the display system. Therefore, in this paper, we proposed the design technique of SOC and evaluated the effectiveness with Very high speed Hardware Description Language(VHDL) Intellectual Property (IP) for the operation of multi display device driver. Also, This IP design would be to allow any kind of user interface in control system.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2010년도 제39회 하계학술대회 초록집
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• pp.241-241
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• 2010

적외선 센서는 빛의 유무에 관계없이 물체 또는 인체에서 발산하는 적외선을 감지한다. 이러한 센서를 전자 및 디스플레이 시스템과 연동하면 열영상 시스템이 되는데, 이는 전방 감시, 플랜트 감시, 보안, 방범용으로 많이 사용되며, 특히 자동차 야간 운전자 보조용으로 사용되어 최첨단, 고부가가치를 지니고 있는 핵심부품이다. 비냉각형 적외선 센서인 마이크로볼로미터는 상온에서 작동하므로 극저온 Cooler가 불필요하며, 무게와 부피가 작아 각종 시스템에 부착가능하다. 특히 볼로미터형 적외선 센서는 용량이 적은 TE cooler로 상온으로 안정화를 시키며, 진공으로 유지되는 금속 또는 세라믹 패키지를 사용하게 된다. 본 연구에서는 마이크로 볼로미터용 진공패키지를 제작하여 패키지 조립 및 측정기술에 대해 조사하였다. 패키지는 금속재질인 kovar를 사용하여 제작되었고, 내부에 TE Cooler와 장수명 진공유지를 위한 getter, 그리고 온도센서 및 볼로미터 센서 칩을 장착하여 조립하였다. 패키지 Cap ass'y와 base envelop의 솔더링 공정은 약 $200^{\circ}C$에서 수행하였으며, evacuation system을 이용하여 5일 동안 패키지 bake-out 공정을 수행하였다. 이 후 getter를 활성화시키고, seal-off 공정으로 진공 기밀을 유지하였다. 진공 패키지의 기밀성은 $6{\times}10^{-9}\;std.cm^3/sec$로 기밀성을 유지하였다. 볼로미터 센서의 반응도는 $10^2\;V/W$ 이상을 나타내었으며, 탐지도는 $2{\times}10^8\;cm-Hz^{1/2}/W$를 나타내었다.

• 한국컴퓨터정보학회논문지
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• 제17권5호
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• pp.9-19
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• 2012

전력 소모 증가와 칩 내부 온도 증가라는 문제점들로 인해 동작 주파수 증대를 통해 CPU의 성능을 향상시키는 기법은 점차 한계에 다다르고 있다. 이와 같은 상황에서, CPU의 작업량을 줄여주는 GPU를 활용하는 것은 컴퓨터 시스템의 성능을 향상시키기 위해 사용되는 대표적인 방안 중 하나이다. GPU는 그래픽 작업을 위해 개발된 프로세서로 기존에는 그래픽 작업들만을 전담으로 처리하여 왔지만, CUDA와 같이 GPU 자원을 쉽게 활용할 수 있는 기술이 점차 개발됨에 따라서 GPU를 범용 연산에 활용함으로써 고성능 컴퓨터 시스템을 구현하는 기법이 주목을 받고 있다. 본 논문에서는 다양한 응용프로그램들을 수행하는 경우에 CPU와 GPU가 동시에 활용되는 고성능 컴퓨터 시스템을 목표로, 시스템에서 발생하는 온도와 에너지 효율성을 상세하게 분석하고자 한다. 이를 통해, CPU와 GPU가 동시에 활용되는 컴퓨터 시스템에서 향후 발생 가능한 온도와 에너지 소비 측면에서의 문제점들을 제시하고자 한다. 온도 분석 결과를 살펴보면, GPU를 이용하여 응용프로그램을 수행하는 경우에는 CPU와 GPU의 온도가 동시에 모두 상승하는 것을 할 수 있다. 이와 달리, CPU를 이용하여 응용프로그램을 수행하는 경우에는 GPU의 온도는 거의 변화가 없이 유지되고, CPU의 온도만이 지속적으로 상승한다. 에너지 효율성 측면에서 살펴보면, GPU를 이용하는 것이 CPU를 이용하는 것과 비교하여 동일한 응용프로그램을 수행하는데 있어서 더 적은 에너지를 소비한다. 하지만, GPU는 CPU에 비해 더 많은 전력을 소모하기 때문에 1Wh의 에너지당 발생하는 온도는 CPU에 비해 GPU에서 훨씬 높게 나타난다.

• 정보처리학회논문지A
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• 제17A권6호
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• pp.265-274
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• 2010

공정기술 발달로 인해 칩 내부 집적도가 크게 증가하면서 내부 연결망이 멀티코어 프로세서의 성능 향상을 제약하는 주된 원인이 되고 있다. 내부 연결망에서의 지연시간으로 인한 프로세서 성능 저하 문제를 해결하기 위한 방안 중 하나로 3차원 적층 구조 설계 기법이 최신 멀티코어 프로세서를 설계하는데 있어서 큰 주목을 받고 있다. 3차원 적층 구조 멀티코어 프로세서는 코어들이 수직으로 쌓이고 각기 다른 층의 코어들은 TSV(Through-Silicon Via)를 통해 상호 연결되는 구성으로 설계된다. 2차원 구조 멀티코어 프로세서에 비해 3차원 적층 구조 멀티코어 프로세서는 내부 연결망의 길이를 감소시킴으로 인해 성능 향상과 전력소모 감소라는 장점을 가진다. 하지만, 이러한 장점에도 불구하고 3차원 적층 구조 설계 기술은 증가된 전력 밀도로 인해 발생하는 프로세서 내부 온도 상승에 대한 적절한 해결책이 마련되지 않는다면 실제로는 멀티코어 프로세서 설계에 적용되기 어렵다는 한계를 지니고 있다. 본 논문에서는 3차원 멀티코어 프로세서를 설계하는데 있어서 온도 상승 문제를 해결하기 위한 방안 중 하나인 플로어플랜 기법을 다양하게 적용해 보고, 기법 적용에 따른 프로세서의 성능, 전력효율성, 온도에 대한 상세한 분석 결과를 알아보고자 한다. 실험 결과에 따르면, 본 논문에서 제안하는 온도를 고려한 3가지 플로어플랜 기법들은 3차원 멀티코어 프로세서의 온도 상승 문제를 효과적으로 해결함과 동시에, 플로어플랜 변경으로 데이터 패스가 바뀌면서 성능이 저하될 것이라는 당초 예상과는 달리, 온도 하락으로 인해 동적 온도 제어 기법의 적용 시간이 줄어들면서 성능 또한 향상시킬 수 있음을 보여준다. 이와 함께, 온도 하락과 실행 시간 감소로 인해 시스템에서의 전력 소모 또한 줄일 수 있을 것으로 기대된다.