• 대한전자공학회논문지SD
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• 제39권5호
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• pp.54-64
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• 2002

최근 IP 코어를 기반으로 하는 시스템 온 칩은 칩 설계 방식의 새로운 방향을 제시하면서 시스템 온 칩의 테스트가 중요한 문제로 대두되고 있다. 시스템 온 칩을 테스트하는 문제가 전체 코어 기반 설계에 병목 현상으로 작용하지 않게 하기 위해서는 효과적인 테스트 구조와 테스트 방법에 대한 연구가 필수적이다. 본 논문에서는 IEEE 1149.1 경계 주사 구조에 기반을 둔 시스템 온 칩 테스트 구조와 테스트 제어 메커니즘을 제안한다. 본 논문에서 제안하는 테스트 제어 접근 구조는 IEEE P1500에서 제안하는 내장된 코어 테스트표준에 상응하면서도 TAPed core와 Wrapped core 모두에 대해서 테스트 제어가 가능하다. 또한 제안하는 테스트 구조는 시스템 온 칩의 입·출력에 존재하는 TCK, TMS, TDI, TDO에 의해서 완전 제어 가능하므로 상위 수준의 테스트 구조와 계층적 구조를 유지할 수 있다.

• 대한전자공학회논문지SD
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• 제41권3호
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• pp.93-100
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• 2004

시스템 온 칩의 테스트 스케줄링은 제한된 전력 사용량 내에서 테스트 시간을 최소화하기 위한 방법들 가운데 하나로서 매우 중요하다. 본 논문에서는 테스트 자원들을 선택하여 그룹화하고 코어 기반 시스템 온 칩 전체 전력소비량을 고려하면서 테스트 시간과 전력소모량의 곱의 크기에 기초하여 이들을 배열하여 스케줄링 하는 휴리스틱 알고리듬을 제안한다. 전력소모량은 최대이면서 제한된 전력 소모량을 초과하지 않는 테스트 자원 그룹을 먼저 선택하고 테스트 자원 그룹 내 요소들의 테스트 시작 위치를 테스트 공간의 초기 위치에 배치하여 테스트 자원들의 낭비시간을 최소화한다. ITC02 벤치마크 회로를 사용한 실험을 통해 알고리듬의 유효성을 보인다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2004년도 가을 학술발표논문집 Vol.31 No.2 (1)
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• pp.553-555
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• 2004

SoC 분야에서 온 칩 버스는 전체 시스템의 성능을 결정하는 중요한 요소이다. 이에 따라 최근 ARM 사에서는 고성능 온 칩 버스 구조인 ML(Multi-Layer) AHB 버스를 제안하였다. ML AHB 버스는 저전력 임베디드 시스템에 적합한 버스 구조로써 현재 널리 사용되고 있다. 하지만, 고가이기 때문에 ADK(AMBA$^{TM}$ Design kit) 구매에 대한 부담이 적지 않다. 본 논문은 ML AHB의 버스 구조인 버스 매트릭스 구현 및 ADK에서 제공되지 않는 테스트 환경 즉, Protocol Checker 및 Performance Monitor Module 구현에 관한 것이다.

• 대한전자공학회논문지SD
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• 제45권4호
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• pp.105-116
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• 2008

오늘날의 시스템-온-칩(SoC)은 짧은 제품 생산 주기를 맞추기 위하여 재사용 가능한 IP 코아들을 이용하여 설계한다. 그러나 고집적 칩을 생산하는데 있어 증가한 칩의 테스트 비용은 큰 문제가 된다. 본 논문에서는 Advanced High-performance Bus(AHB)와 Peripheral Component Interconnect(PCI) 버스를 위한 온/오프-칩 버스 브리지를 이용한 효율적인 테스트 접근 메커니즘을 제시한다. 본 기술은 독립적인 테스트 입력 경로와 출력 경로를 제공하고 버스 방향 전환을 위한 턴어라운드 지연시간을 없앰으로써 테스트 시간을 매우 줄였다. 실험 결과는 면적 오버헤드와 기능적 구조적 테스트 모두 에서의 시간이 줄어들었음을 보여준다 제안하는 기술은 다른 종류의 온/오프-칩 버스 브리지에도 적용 가능하다.

• 한국정보전자통신기술학회논문지
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• 제4권3호
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• pp.209-216
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• 2011

최근 시스템 온 칩 내 메모리의 고속 동작을 위해 TCM (Tightly Coupled Memory)를 내장한 설계가 크게 증가하고 있다. 본 논문에서는 시스템 온칩 내 eDRAM을 사용한 TCM 메모리를 위한 새로운 병열 메모리 테스트 구조를 제안한다. 제안하는 기법에서 피테스트 메모리가 테스트 모드에서 병렬 구조로 바뀌고 바운더리 스캔 체인과 함께 내장 메모리의 테스트용이도가 크게 향상된다. 병렬테스트 방식의 메모리는 각 메모리 요소들이 특정한 기능을 수행하도록 구조화되어 있으므로 모듈들로 분할하여 테스트 할 수 있으며 입출력 데이터를 기반으로 동적 테스트 평가 가능하다. 시뮬레이션을 통하여 제안한 기법의 타당성을 검증하였다.

• 대한전자공학회논문지SD
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• 제48권9호
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• pp.40-49
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• 2011

다양한 컴포넌트의 집적과 저전력 정책에 대한 연구가 활발했던 시스템 온 칩 설계 분야에서는 최근 들어 집적되는 컴포넌트의 수가 늘어나고 특성이 다양해짐에 따라 이들의 인터커넥션 문제가 새로운 이슈로 주목받고 있다. 시스템 온 칩이 주목받기 시작한 이후로 컴포넌트들의 구성에 따른 성능을 평가하기 위한 각종 시뮬레이터의 개발이 진행되어 왔으며, 효율적인 컴포넌트간의 인터커넥션 설계를 위한 시뮬레이션 환경도 개발이 진행되어 이들을 이용한 성능 평가가 실제 설계에 반영되고 있다. 대부분의 시뮬레이션 환경은 시스템 온 칩의 성능을 테스트하는 데 있어서 수학적 확률 함수를 기반으로 한 트래픽을 사용하고 있으나, 이는 실제 칩의 동작을 테스트하기에는 한계가 있다. 따라서 실질적인 칩의 테스트를 위하여 시스템 상에서의 동작을 정확하게 모사할 수 있는 시뮬레이터의 필요성이 고조되고 있으나, 실제로 이러한 트래픽 생성 방법을 적용한 시뮬레이터는 전무한 실정이다. 이에 본 논문에서는 멀티 프로세서 시스템 온 칩 상에서 수학적 확률 모델은 물론 실제 시스템의 동작을 모사하는 시뮬레이션이 가능한 트래픽 생성 방법을 제안한다. 본 논문에서 제안된 트래픽 생성법은 실제 응용프로그램의 특성을 반영할 수 있도록 트래픽을 생성하므로 수학적 확률 함수를 이용한 트래픽 생성법보다 실제 동작에 가까운 시뮬레이션을 진행할 수 있으며 이는 인터커넥션에 따른 시스템의 성능을 실효적으로 비교할 수 있는 환경을 제공한다. 본 논문에서는 시뮬레이션을 통해 제안된 트래픽 생성법과 수학적 확률 함수를 이용한 트래픽 생성법의 차이를 비교하여 제안된 생성법의 이점에 대해 알아본다.

• 한국정보과학회논문지:시스템및이론
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• 제34권2호
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• pp.84-92
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• 2007

본 논문은, IEEE 1149.1 및 IEEE P1500 기반의 보드 및 SoC의 연결선 지연 고장 테스트를 위한 회로 및 테스트 방법을 제안한다. IDFT 모드 시, 출력 셀의 Update와 입력 셀의 Capture가 한 시스템 클럭 간격 내에 이루어지도록 하는 시스템 클럭 상승 모서리 발생기를 구현한다. 이 회로를 이용함으로써, 단일 시스템 클럭 뿐만 아니라 다중 시스템 클럭을 사용하는 보드 및 SoC의 여러 연결선의 지연고장 테스트를 쉽게 할 수 있다. 기존의 방식에 비해 면적 오버헤드가 적고 경계 셀 및 TAP의 수정이 필요 없으며, 테스트 절차도 간단하다는 장점을 가진다.

• 대한전자공학회논문지SD
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• 제43권10호
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• pp.104-110
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• 2006

오늘날 시스템 온 칩 테스트에 있어서 많은 양의 테스트 데이터, 시간 및 전력 소모는 매우 중요한 문제이다. 이러한 문제들을 해결하기 위해서 본 논문은 새로운 테스트 데이터 압축 기술을 제안한다. 우선, 테스트 큐브 집합에 있는 돈 캐어 비트에 저전력 테스트를 위한 비트할당을 한다. 그리고, 비트할당이 된 저전력 테스트 데이터의 압축효율을 높이기 위해 이웃 비트 배타적 논리합 변환을 사용하여 변환한다. 최종적으로, 변환된 테스트 데이터는 효과적으로 압축됨으로써 테스트 장비의 저장공간과 테스트 데이터 인가시간을 줄일 수 있게 된다.

• 대한전자공학회논문지SD
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• 제45권2호
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• pp.61-68
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• 2008

본 논문에서는 Advanced Microcontroller Bus Architecture(AMBA) 기반 System-on-Chip(SoC) 테스트를 위한 임베디드 코어 테스트 래퍼를 제시한다. IEEE 1500 과의 호환성을 유지하면서 ARM의 Test Interface Controller(TIC)로도 테스트가 가능한 테스트 래퍼를 설계한다. IEEE 1500 래퍼의 입출력 경계 레지스터를 테스트 패턴 입력과 테스트 결과 출력을 저장하는 임시 레지스터로 활용하고 변형된 테스트 절차를 적용함으로써 Scan In과 Scan Out 뿐만 아니라 PI 인가와 PO 관측도 병행하도록 하여 테스트 시간을 단축시킨다.

• 디지털콘텐츠학회 논문지
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• 제9권3호
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• pp.471-481
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• 2008

전력소모를 고려한 테스트 스케줄링은 회로의 복잡도가 높은 SoC 시스템을 테스트할 경우 제한된 전력 소모량 내에서 고장 검출율을 높일 수 있고 테스트 시간을 단축 할 수 있는 효과적인 방법이다. 본 논문에서는 제한된 전력소모량 내에서 효율적으로 테스트를 수행하기 위한 테스트 자원의 모델링 방법 및 테스트 스케줄링 알고리듬을 제안하고 그 유효성을 검증한다. 테스트 자원의 모델링 방법으로는 전력사용량의 최고점과 차고점을 이용한 방법 및 소모 전력의 변화량에 따라 테스트 자원을 분할하는 방법을 제시한다. 또한 테스트 자원과 코어의 상관관계를 이용하여 동시 사용가능한 최대 코어 수를 생성하는 확장나무성장 그래프 생성 알고리듬 및 전력의 최적화가 가능한 전력 소모량 변이 그래프 생성 알고리듬으로 구성된 휴리스틱(heuristic) 테스트 스케줄링 알고리듬을 제안하고 이전의 알고리듬과 비교한다.