• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2003년도 가을 학술발표논문집 Vol.30 No.2 (1)
• /
• pp.415-417
• /
• 2003

본 논문에서는 유한 필드 GF(2$^{m}$ ) 상에서 A$B^2$연산을 수행하는 디지트 시리얼(digit-serial) 시스톨릭 구조를 제안하였다. 제안한 구조는 디지트 크기를 적당히 선택했을 때, 비트-패러럴(bit-parallel) 구조에 비해 적은 하드웨어를 사용하고 비트-시리얼(bit-serial) 구조에 비해 빠르다 또한, 제안한 디지트 시리얼 구조에 파이프라인 기법을 적용하면 그렇지 않은 구조에 비해 m=160, L=2 일 때 공간-시간 복잡도가 10.9% 적다.

• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2000년도 가을 학술발표논문집 Vol.27 No.2 (1)
• /
• pp.605-607
• /
• 2000

본 논문에서는 유한 필드 GF(2m)상에서 모듈러 곱셈 A(x)B(x) mod p(x)를 수행하는 2-디지트 시리얼 (2-digit-serial) 시스톨릭 어레이 구조인 곱셈기를 제안하였다. LSB-first 곱셈 알고리즘을 분석한 후 2-디지트 시리얼 형태의 자료의존 그래프(data dependency graph, 이하 DG)를 생성하여 시스톨릭 어레이를 설계하였다. 제안한 구조는 정규적이고 서로 반대 방향으로 진행하는 에지들이 없다. 그래서 VLSI 구현에 적합하다. 제안한 2-디지트 시리얼 곱셈기는 비트-패러럴(bit-parallel) 곱셈기 보다는 적은 하드웨어를 사용하며 비트-시리얼(bit-serial) 곱셈기 보다는 빠르다. 본 논문에서 제안한 2-디지트 시리얼 시스톨릭 곱셈기는 기존의 같은 종류의 곱셈기 보다 처리기의 최대 지연 시간이 적다. 그러므로 전체 시스톨릭 곱셈기의 처리시간을 향상시킬 수 있다.

• 한국정보과학회논문지:시스템및이론
• /
• 제32권4호
• /
• pp.160-167
• /
• 2005

$GF(2^{m})$ 상의 공개키 암호 시스템에서 나눗셈/역원은 기본이 되는 연산으로 내부적으로 $AB^{2}$ 연산을 반복적으로 수행함으로써 계산이 된다. 본 논문에서는 유한 필드 $GF(2^{m})$상에서 $AB^{2}$ 연산을 수행하는 디지트 시리얼(digit-serial) 시스톨릭 구조를 제안하였다. L(디지트 크기)×L 크기의 디지트 시리얼 구조로 유도하기 위하여 새로운 $AB^{2}$ 알고리즘을 제안하고, 그 알고리즘에서 유도된 구조의 각 셀을 분리, 인덱스 변환시킨 후 병합하는 방법을 사용하였다. 제안된 구조는 공간-시간 복잡도를 비교할 때, 디지트 크기가 m보다 적을 때 비트 패러럴 구조에 비해 효율적이고, $(1/5)log_{2}(m+1)$ 보다 적을 때 비트 시리얼(bit-serial) 구조에 비해 효율적이다. 또한, 제안된 디지트 시리얼 구조에 파이프라인 기법을 적용하면 그렇지 않은 구조에 비해 m=160, L=8 일 때 공간-시간 복잡도가 $10.9\%$ 적다. 제안된 구조는 암호 프로세서 칩 디자인의 기본 구조로 이용될 수 있고, 또한 단순성, 규칙성과 병렬성으로 인해 VLSI 구현에 적합하다.

• 한국철도학회:학술대회논문집
• /
• 한국철도학회 2007년도 추계학술대회 논문집
• /
• pp.179-186
• /
• 2007

경부고속열차(KTX) 제어시스템은 차량컴퓨터(OBCS), 차상신호제어장치(ATC), 견인제동추진장치(MBU), 운전자고장안내지원장치(TECA), 유무선통신장치(MDT), 보조전원제어장치(ABU), 공조장치(HVAC), 객차활주제어장치(TRAE), 도착지표시장치(PID), 객실안전및객실편의설비동작표시장치(FDTR) 등이 차량컴퓨터를 마스터로 그 외 하부제어장치들은 슬레이브로 다양한 시리얼라인을 매체로 상호 제어한다. 이런 다양한 시리얼링크라인의 물리적 구조와 상호 데이터 전송구조를 분석하기 위해, 시리얼라인 분석기를 다양한 방법으로 사용한다. 시리얼라인 분석기를 사용하기 위해서는 사전에 고속열차에 대한 전문 기술과 장비사용에 대한 경험이 필요하다. 공간과 환경이 어려운 여건에서, 고속열차정비에 근무하면서, 하부장치 시리얼라인 데이터 수집과정에서 얻은 물리적 접속방법과 통신데이타 분석에 대한 기본 구조를 제시하여, 관련 업무에 종사하는 분에게 도움이 되고자 한다. 또 한 향후 독자적으로 개발 된 고속열차 시운전과정에서 필요한 고속열차 진단업무에 도움이 되고자 한다.

• 정보처리학회논문지A
• /
• 제15A권3호
• /
• pp.161-166
• /
• 2008

본 논문에서는 유한체 GF($2^m$)상의 다항식 기저를 이용한 디지트 시리얼 시스톨릭 곱셈기를 제안한다. 제안된 곱셈기는 MSD(Most Significant Digit) 우선 곱셈 알고리즘에 기반하며, 연속적인 입력 데이터에 대해 "m/D" 클럭 사이클마다 곱셈 결과를 출력한다. 여기서 D는 선택된 디지트 크기이다. 기존에 제안된 구조들은 선형의존성 때문에 디지트 크기 D가 증가하면 최대 처리기 지연시간 역시 선형으로 증가하지만 제안된 곱셈기는 이진트리 형태의 내부 구조를 가지기 때문에 D에 대해 로그단위로 증가한다. 따라서 제안된 구조는 기존에 제안된 디지트 시리얼 시스톨릭 곱셈기에 비해 계산지연시간을 상당히 감소시킨다. 뿐만 아니라 제안된 곱셈기는 높은 규칙성, 모듈성, 단방향 신호 흐름의 특성을 가지기 때문에 VLSI 구현에 매우 적합하다.

• 전자공학회논문지
• /
• 제50권1호
• /
• pp.157-165
• /
• 2013

본 논문에서는 리프팅 기반 일차원 (9,7) 이산 웨이블렛 변환(Discrete Wavelet Transform, DWT) 필터에 대한 효율적인 디지트 시리얼 VLSI 구조를 제안하였다. 제안한 구조는 연산을 디지트 단위로 처리하여 하드웨어 자원 소모량을 줄이고 승산기를 단순한 쉬프트와 덧셈 연산으로 대체하여 하드웨어를 최소화하였다. 적절한 데이터 비트할당을 위하여 PSNR을 분석하였고 이에 따라 입 출력 및 내부 데이터에 대한 비트를 정하였다. recursive folding 방식의 스케줄링을 적용할 때에 피드백에 의한 데이터 레이턴시로 인한 성능저하가 되지 않도록 설계하였다. 제안된 구조는 디지트 시리얼 구조를 통해 적은 하드웨어 자원을 사용하면서 100% 하드웨어 효율을 유지할 수 있도록 설계함으로써 하드웨어 비용과 성능을 동시에 고려하였다. 제안된 구조는 VerilogHDL로 모델링 하여 검증하였고 Synopsys사의 Design Compiler로 동부하이텍 0.18um 표준 셀 라이브러리를 사용하여 합성하였으며 2 input NAND 게이트 기준 3,770개의 게이트 수와 최대 동작주파수 330MHz의 결과를 얻었다.

• 정보처리학회논문지A
• /
• 제9A권3호
• /
• pp.281-286
• /
• 2002

본 논문에서는 유한 필드 GF$(2^m)$상에서 모듈러 곱셈 $A({\times})B$ mod G,({\times})를 수행하는 LSB 우선 디지트 시리얼 시스톨릭 곱셈기를 구현하였다. 구현된 곱셈기는 디지트의 크기를 L로 설정했을 경우 연속적인 입력 데이터에 대해 [m/L] 클럭 사이클 비율로 곱셈의 결과를 출력한다. 본 연구에서 구현된 곱셈기를 기존의 곱셈기와 비교 분석한 결과, 더 간단한 하드웨어 구조를 가지고, 데이터 처리 지연 시간이 감소되었다. 또한 본 연구에서 제안한 구조는 단방향의 신호 흐름 특성을 가지고 있으며, 매우 규칙적이기 때문에 m과 L에 대해 높은 확장성을 가진다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2004년도 학술대회 논문집 정보 및 제어부문
• /
• pp.394-396
• /
• 2004

CE 제품에 리얼타임 OS를 도입하면서, 제품의 조건을 만족시키기 위한 기술에 대해 많은 연구가 진행되고 있다. 특히, CE 제품에 있어서 중요한 이슈인 부팅 시간은 펌웨어수준과 비교했을 때 코드사이즈나 OS 초기화 과정 때문에 다소 느려지는 경향을 보이고 있다. 본 논문은 이러한 CE 제품의 부팅 시간에 초점을 맞추고 리얼타임 OS 적용시의 부팅 시간을 개선하였다. 구현에 사용된 ARM920T Core는 32-비트 RISC 구조이며, 각 16KB의 인스트럭션 Cache와 데이터 Cache, 그리고 MMU(Memory Management Unit)로 구성되어 있으며, 리얼타임 OS는 선점형 방식의 커널로 구성된 OS를 사용하였다.

• 한국통신학회논문지
• /
• 제39A권8호
• /
• pp.481-487
• /
• 2014

본 논문에서는 위성통신 디지털 중계기에서 backplane 구조 기반의 Gigabit 시리얼(Serial) 송수신기(Transceiver)에 대해 기술하였다. 송수신기는 프로그램밍 가능한 Xilinx space-grade Virtex-5 FPGA를 이용하여 다수의 광대역 채널에 대해 모든 경우의 스위칭 기능을 지원한다. 이러한 기능을 구현하기 위해 Virtex-5 FPGA 내부에 탑재된 GTX transceiver(고속 시리얼 송수신)을 사용한다. FPGA를 사용함으로써 부품이 추가되지 않아 구현이 간단해지는 장점이 있다. 고속의 시리얼 송수신기를 구현하기 위해서 PCB 디자인에 대해 신호 무결성(Signal Integrity) 시뮬레이션을 필수적으로 수행하였다. 신호 무결성 시뮬레이션을 통해 GTX 전송 선로에 대한 S-parameter, Eye diagram, 채널 지터(Channel Jitter) 성능을 분석하였고, GTX transceiver가 오류 없이 동작할 것으로 확인하였다. 마지막으로 제안한 PCB 디자인은 위성통신 디지털 중계기 시험인증모델(Engineering Qualification Model-2) 제작에 활용될 것이다.

• 한국통신학회논문지
• /
• 제33권4C호
• /
• pp.342-349
• /
• 2008

본 논문에서는 암호 응용을 위한 $CF(2^m)$상의 새로운 디지트 시리얼 시스톨릭 곱셈기를 제안한다. 제안된 곱셈기는 연속적인 입력 데이터에 대해 ${\lceil}m/D{\rceil}$ 클럭 사이클마다 곱셈 결과를 출력한다. 여기서 D는 선택된 디지트 크기이다. 기존에 제안된 구조들은 선형의존성 때문에 디지트 크기 D가 증가하면 최대 처리기 지연시간 역시 선형으로 증가하지만 제안된 곱셈기는 이진트리 형태의 내부 구조를 가지기 때문에 D에 대해 로그단위로 증가한다. 따라서 제안된 구조는 기존에 제안된 디지트 시리얼 시스톨릭 곱셈기에 비해 계산지연을 상당히 감소시킨다. 뿐만 아니라 제안된 곱셈기는 규칙성, 모듈성, 단방향 신호 흐름의 특성을 가지기 때문에 VLSI 구현에 매우 적합하다.