• Journal of the Korean Institute of Telematics and Electronics C
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• v.35C no.11
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• pp.1-10
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• 1998

The advent of deep submicron technologies in the age of portable electronic systems creates a moving target for CAB algorithms, which now need to reduce power as well as delay and area in the existing design methodology. This paper presents a resynthesis algorithm for logic decomposition on mapped circuits. The existing algorithm uses a Huffman encoding, but does not consider glitches and effects on logic depth. The proposed algorithm is to generalize the Huffman encoding algorithm to minimize the switching activity of non-critical subcircuits and to preserve a given logic depth. We show how to obtain a transition-optimum binary tree decomposition for AND tree with zero gate delay. The algorithm is tested using SIS (logic synthesizer) and Level-Map (LUT-based FPGA lower power technology mapper) and shows 58%, 8% reductions on power consumptions, respectively.

• Proceedings of the Korea Information Processing Society Conference
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• 2015.10a
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• pp.1078-1079
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• 2015

본 논문에서는 신호 시제 논리 명세를 통하여 민방위 경보음을 정형적으로 명세한다. 논리를 기반으로 한 정형 명세는 비정형 명세에 비하여 분명하고, 간결하며, 기계처리가 가능한 이점을 제공한다. 민방위 경보음에 대한 시간의 흐름에 따른 주파수의 변화를 그래프로 그린 후에 이를 신호시제 논리로 명세하고자 한다.

• Journal of IKEEE
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• v.23 no.3
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• pp.899-903
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• 2019

In networked control systems, time-varying delay of the transmitting signal is inevitable. If the transmission delay is longer than the fixed sampling time, the system will be unstable. To solve this problem, this paper proposes the method to predict the delay using logic-based fuzzy neural networks, and the predicted time delay will be used as a sampling time in the networked control systems. To verify the effectiveness of the proposed method, the delay data collected from the real system are used to train and test the logic-based fuzzy neural networks.

• Korean Journal of Logic
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• v.20 no.1
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• pp.113-141
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• 2017

The standard definition of an instantaneous temporal part cannot properly deal with cases involving time travel. This paper provides a new definition of an instantaneous temporal part by appealing to David Lewis's distinction between external time and personal time. The new definition avoids the problems because it does not allow more than one instantaneous temporal part of an object at each moment of its personal time. We argue that this new definition, combined with our new perdurantist semantic thesis, deals with cases of time travel successfully.

• The Transactions of the Korea Information Processing Society
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• v.4 no.4
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• pp.1004-1012
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• 1997

This paper proposes a new TRF(Transition Rise\Fall)delay model for the effcient hazard analysis in a 5-valued logic sumulation enviroment.For the hazzard for a given logic circuit, the timing analysis is first performed by means of a 5-valued logic simulator which uses the TRF delay model which incorporates the response delay for a reponse state with the transition delay for a transition state of an elment, and then hazards are detected through investigating timing relations.Simulation examples and experimental results are also given to demostrate the pradticability of the proposed methods.

• Proceedings of the Korean Information Science Society Conference
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• 2012.06a
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• pp.285-287
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• 2012

기존의 타깃(target) 기반 중복제거 시스템은 저장된 모든 파일에 대하여 각각 중복 제거를 수행한다. 이러한 중복제거 시스템의 문제점은 파일의 크기가 작고 파일의 개수가 많아지는 경우에 해시 값을 구하는 시간과 메타 데이터를 유지하는데 오버헤드가 증가한다. 이러한 문제점을 해결하기 위해 본 논문에서는 논리 파티션을 이용하여 개별 파일들을 묶어서 중복 제거를 수행하는 시스템을 설계 및 구현하였다. 실험 결과 논리 파티션의 용량이 50% 이상일 때 기존 중복제거 기법에 비해서 중복 제거 비율 및 시간적인 측면에서 더 효율적임을 보였다.

• Proceedings of the Korea Information Processing Society Conference
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• 2013.05a
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• pp.13-14
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• 2013

임베디드 시스템 구성 요소 중 가장 빈번하게 사용되는 디바이스들 중의 하나로 타이머를 들 수 있다. 대부분의 임베디드 시스템 MCU 들은 3~5 개의 타이머를 제공하므로 설정시간 별로 독립된 타이머를 할당하여 구현할 수 있다. 그러나 TDMA 기반 무선 통신 프로토콜 등과 같이 10 개 이상의 타이머를 필요로 하는 경우가 있는데, 이런 경우에는 하나의 물리적 타이머에 여러 개의 논리적 타이머를 구현해야 한다. 이 때, 논리적 타이머들 사이에 물리적 타이머의 분해능에 따른 오차가 존재하여 시간 동기화 오차를 유발하는 원인이 된다. 이 논문에서는 이러한 논리적 타이머 사이에 존재하는 오차를 자세하게 분석하여 제기하고, 이를 극복하는 방안을 모색한다.

• Proceedings of the Korean Society of Computer Information Conference
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• 2023.01a
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• pp.47-49
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• 2023

사회적으로 복잡한 문제들이 시공간 형태로 문제 표현이 가능하고 이를 활용하여 문제를 해결하기 위한 연구들이 진행 중이다. 특히, 시뮬레이션 이론 중 하나인 BM-DEVS는 시공간 논리를 적용하여 실세계에서 일어나는 문제들을 시공간 규칙으로써 표현하였고 이를 모델에 적용하여 시스템에서 행위를 모니터링한다. 하지만 BM-DEVS에서는 시스템 차원에서 정의된 시공간 규칙들을 평가하기 위하여 Büchi 오토마타로의 변환과 오토마타를 모델들에 반영할 수 있어야 한다. 이를 위하여 시스템을 구축하는 모델러가 직접 규칙을 오토마타로 변환하는 작업을 해야하며 이에 대한 오토마타를 모델에 적용하기까지는 많은 시간이 소요된다. 이러한 문제를 해결하기 위해 본 논문에서는 모델링의 단순화를 위하여 시공간 규칙을 모델들에 자동적으로 적용하는 방법에 대하여 소개한다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.21 no.2
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• pp.375-382
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• 1996

In this paper, aneffective method for computing source to terminal reliability of network by decomposition is described. A graph is modeled after a network, and decomposed into two subgraphs. A logic product term of one subgraph is computed, and a graph of the other subgraphs is made according to the event representing the logic product term, and it's logic product term is compted. By multiplying the logic product term of one subgraph by that of the other subgraphs, a method for computing the source to terminal reliability is proposed. the time complexity for computing all the logic product terms of one subgraph is the product of copies of the number of edges in the subgraph of 2, and that of the other subgraph is the number of edges multiplied by the number of logic product terms. This method requires less computation time than that not by decomposition.

• KIPS Transactions on Computer and Communication Systems
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• v.2 no.3
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• pp.103-110
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• 2013

Logical Effort [1, 2] is a simple hand-calculated method that measures quick delay estimation. It has the advantage of reducing the design cycle time. However, it has shortcomings in designing a path for minimum area or power under a fixed-delay constraint. The method of overcoming the shortcomings is shown in [3], but it is constrained for a single logical path. This paper presents an advanced gate sizing method in multiple logical paths based on the equal delay model. According to the results of the simulation, the power dissipation for both the existing logical effort method and proposed method is almost equal. However, compared with the existing logical effort method, it is about 52 (%) more efficient in space.