• Proceedings of the Korean Information Science Society Conference
• /
• 2005.07b
• /
• pp.25-27
• /
• 2005

시맨틱웹의 목적은 메타데이터의 개념을 적용하여 웹문서에 시맨틱 정보를 덧붙여, 웹에 있는 정보를 컴퓨터가 이해할 수 있도록 하는 것이다. 이를 가능하게 해주는 핵심 기술로 웹 온톨로지 언어 (OWL : Ontology Web Language)를 들 수 있다. 그러나 온톨로지 언어가 표현하는 객체들과 그들 사이의 관계는 복잡한 논리들로 얽혀 있어 언어에 익숙하지 않은 사람에게는 온톨로지 개발이 쉽지 않다. 본 논문은 개념 모델링을 위한 방법으로 가장 잘 알려진 EER 모델링만으로 복잡한 논리적 구조로 인해 작성하기 어려운 OWL 코드를 자동 생성하는 편집 도구를 설계한다. 특히 전자 카탈로그 도메인에 특화하여 자주 요구되는 특수한 개념들에 대한 모델링 요소를 추가하여 표현할 수 있게 하였다. 이는 온톨로지 개발자들의 시간과 어려움을 크게 감소시킬 것이며, 상품온톨로지 제작에 특히 유용할 것이다.

• The Journal of Korean Institute of Communications and Information Sciences
• /
• v.17 no.5
• /
• pp.509-520
• /
• 1992

AIGaAs /GaAs HBT OR /NOR gate. which can be used for high speed digital system was designed. Equivalent circuit parameters of HBT were obtained from Gummel-Poon's model and direct extraction method. Simulation results with PSPI CE showed that propagation delay time and cutoff toggle frequency of designed gate were 25ps and 200Hz, respectively. the designed gate exhibited superior properties to the recently reported HBT ECL and MESFET SCFL when considering the fan-out characteristics and noise margin.

• Annual Conference of KIPS
• /
• 2003.11a
• /
• pp.385-388
• /
• 2003

인터넷 인구의 폭주로 트래픽을 줄이려는 노력이 일고 있는 가운데, 우리는 기존에 웹 서버의 성능를 리눅스 커널 단에서 향상시키는 방법을 제안하였다. 사용자 영역의 스레드를 사용하지 않고 커널 영역의 스레드를 사용하고 CPU 개수와 동일한 스레드만 사용함으로서 스레드간의 컨텍스트 스위칭과 시스템 콜 사용의 오버헤드를 줄일수 있었다. 이번에는 이 구조를 CPN(Coloured Petri-Net)을 사용하여 논리적으로 분해하고 그 동작특성을 이해하여 모델링과 실제 데이터를 비교함으로서 프로그램 동작에 관한 논리적 문제점을 발견할 수 있고, 동작특성의 시간특성을 알 수 있다.

• Journal of the Korean Institute of Intelligent Systems
• /
• v.7 no.2
• /
• pp.3-15
• /
• 1997

In order to apply fuzzy logic, two major tasks need to be performed: the derivation of fuzzy rules and the determination of membership functions. These tasks are often difficult and time-consuming. This paper presents an algorithmic method for generating membership functions and fuzzy rules applicable to decision-making problems; the method includes an entropy minimization for clustering analog samples. Membership functions are derived by partitioning the variables into desired number of fuzzy terms, and fuzzy rules are obtained using minimum entropy clustering. In the mle derivation process, rule weights are also calculated. Inference and defuzzification for classification problems are also discussed.

• Journal of the Korean Institute of Telematics and Electronics
• /
• v.24 no.4
• /
• pp.701-707
• /
• 1987

This paper is concerned with an accurate delay time modling of the ED MOS logic gates and its application to the multiple delay logic simulator. The proposed delay model of the ED MOS logic gate takes account of the effects of not only the loading conditions but also the slope of the input waveform. Defining delay as the time spent by the current imbalance of the active inverter to charge and discharge the output load, with respect to physical reference levels, rise and fall model delay times are obtained in an explicit formulation, using optimally weighted imbalance currents at the end points of the voltage transition. A logic simulator which uses multiple rise/fall delays based on the model as decribed in the above has been developed. The new delay model and timing verification method are evaluated with repect to delay accuracy and execution time.

• The Journal of the Korea institute of electronic communication sciences
• /
• v.1 no.1
• /
• pp.42-48
• /
• 2006

This paper proposes the new efficient system design strategies for the acoustic-based underwater multiple modem and media access control protocol. The system aims to establish the acoustic-based communication network of an underwater vehicles for deep sea mining, which ensures a certain level of maximum throughput regardless of the propagation delay of acoustic and allows fast data transmission through the acoustic-based multiple channel.

• Korean Journal of Logic
• /
• v.17 no.3
• /
• pp.425-440
• /
• 2014

In his recent paper, Hanseung Kim (2014) discusses the Cable Guy paradox and argues that given the nature of regret, it is rational to bet on the cable guy's afternoon arrival, though it is equally probable for him to arrive in the morning or afternoon interval. In this paper, I argue that regret is not essential to the paradox in that the paradox still arises even if we ignore regret. I then briefly discuss a possible way to proceed to resolve the paradox.

• Proceedings of the Korean Information Science Society Conference
• /
• 2005.11b
• /
• pp.205-207
• /
• 2005

최근 수많은 정보를 통해서 증명 되듯이 비즈니스 프로세스 관리(Business Process Management, BPM)는 기업의 소프트웨어 시장의 가장 중요한 부분을 차지하고 있다. 비즈니스 프로세스 관리는 프로세스 전 라이프 사이클을 지원하고자 하는 개념으로 급변하는 경영 환경의 변화에서 기업의 경쟁력을 재고 하기위하여 필요로 되는 새로운 기업 컴퓨팅 패러다임이다. 비즈니스 프로세스 관리의 핵심적인 정보시스템 역할을 수행하는 워크플로우(Workflow)에서의 스케줄링은 정확한 업무 순서를 명세하기 위한 시간적인 제약들에 집중되어 있다. 워크플로우와 BPM과 같은 비즈니스 프로세스에서의 또 하나의 중요한 측면은 자원할당관리이다. 현재 대부분 다양한 자원들을 모델링하는데 초점을 맞추어 왔으며 자원들과 연관된 제약에서의 스케줄링에 대한 관심은 많지 않은 편이었다. 본 논문에서는 First Order Logic 기반의 CTR(Concurrent Transaction Logic)을 이용하여 각 비즈니스 프로세스 스케줄링을 위한 자원할당에 따른 제약들을 논리적인 모형으로 구체화하고, 모형에 필요한 변환 규칙을 소개하고자 한다.

• Proceedings of the Korean Institute of Intelligent Systems Conference
• /
• 2000.05a
• /
• pp.220-223
• /
• 2000

타입-2 퍼지집합을 이용하여 퍼지논리시스템(Fuzzy Logic System : FLS)을 구현하기 위한 연구들이 R. I John, N. Karnik, J. Mendel 등에 의해 현재 진행되고 있다. 타입-2 집합을 이용한 타입-2 FLS은 기존의 타입-1 FLS보다 제어규칙이나 소속함순가 가지고 있는 불확실성을 표현하는데 있어서 더 효과적이다. 그러나, 타입-2 FLS 역시 타입-1 FLS이 가지고 있는 문제점인 설계시 전문가에게 의존하여 시간과 비용이 많이 소요되고, 제어기의 구성요소들을 효율적으로 생성하기가 어렵다는 문제점을 더욱 심각하게 가지고 있다. 또한, 그 문제점을 해결하기 위한 연구들도 아직 미진한 상태이다. 본 논문에서는 타입-2 FLS의 설계를 위해 유전자 알고리즘을 사용하는 방법을 제안한다. 타입-2 FLS를 설계하기 위해서는 소속함수와 제어규칙을 생성하여야 한다. 본 논문에서는 유전자 알고리즘을 사용하여 타입-2 퍼지제어규칙과 소속함수를 설계하는 방법을 제안한다. 먼저, 유전자 알고리즘에서 사용할 수 있는 유전자의 형태로 타입-2 퍼지제어규칙과 소속함수를 표현하기 위한 인코딩방법을 제안하고, 각각의 염색체를 진화시키기 위한 교차 연산자와 돌연변이 연산자를 정의한다. 그리고, 제안된 방법을 함수근사문제에 적용하여 유효성과 성능을 평가, 검증한다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
• /
• 2016.11a
• /
• pp.129-130
• /
• 2016

본 논문에서는 다중 입력의 크기를 비교하기 위한 알고리즘 및 VLSI 구조를 제안한다. 제안하는 알고리즘은 여러 입력을 동시에 비교한 후에 간단한 디지털 논리 함수를 이용하여 그 입력들 중에서 가장 큰 값(혹은 가장 작은 값)을 검출하는 방법을 제공할 수 있다. 이 방식의 단점은 하드웨어 자원이 증가하는 것인데, 이를 위해 중복된 논리 연산을 재사용하는 방법도 제안한다. 제안하고자 하는 방식은 회로 속도의 증가, 즉 지연시간의 감소에 초점을 맞추었다. 제안한 비교 알고리즘은 HDL로 설계한 후에 Magna Chip의 $0.18{\mu}m$ CMOS 라이브러리를 이용하여 구현하였다. 제안한 비교방법은 전통적인 방식에 비해서 4 및 8 입력인 경우에 약 0.5 및 1.1배 만큼 하드웨어 자원을 더 소비하면서, 약 1.5 및 1.8배 만큼 동작 주파수를 향상시킬 수 있었다.