• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2004.11a
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• pp.21-24
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• 2004

Pseudo-MOSFET의 제작을 위해서는 표면 실리콘 층의 식각 공정이 필요하며, 공정의 간편성으로 인해 주로 RIE(Reactive Ion Etching)를 사용하고 있다. 하지만, RE 공정 도중 발생하는 Plasma에 의해서 SOI 층이 손상을 받게 되고 이 영향으로 소자의 특성이 열화 될 가능성이 있다. 이러한 특성의 열화를 확인하기 위하여 소자 제작을 위한 표면 실리콘 층의 식각을 RIE 공정과 TMAH 용액을 이용한 습식 식각을 각각 행하여 그 특성을 비교한 결과, 건식 식각된 시편에서 계면상태 밀도의 증가, 이동도의 감소 등 특성 열화 현상이 현저히 나타났다. 이러한 RIE 공정 중 발생하는 손상을 제거하기 위하여 저온 열처리를 하였으며 그 결과 $400^{\circ}C$ $N_2$ 분위기에서 4시간 동안 열처리를 하여 습식 식각된 시편과 동일한 특성을 가지게 할 수 있었다.

• Proceedings of the Korean Vacuum Society Conference
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• 1999.07a
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• pp.246-246
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• 1999

TFT-LCD 제조공정의 발전에 따라, 박막층(a-Si, SiNx, gate 전극, ITO 등)에 대한 습식공정을 대치하는 건식식각이 선호되고 있다. scan signal의 전파지연시간을 단축시키는 장점을 갖는 Al gate 전극의 건식식각의 경우, 높은 식각속도와 slope angle의 조절, 그리고 식각균일도가 요구된다. 이러한 Al gate 전극물질로는 Al에 Ti이나 Nd와 같은 금속을 첨가하여 post annealing 동안에 발생하는 hillock을 방지하고 더불어 낮은 resistivity(<10$\mu$$\Omega$cm)와 열과 부식에 대한 높은 저항성을 얻을 수 있다. 그러나 Al-Nd alloy 박막은 식각속도와 photoresist에 대한 식각선택도가 낮아 문제로 지적되고 있다. 본 실험에서는 고밀도 플라즈마원의 일종인 자화된 고밀도 유도결합형 플라즈마를 이용하여 식각가스 조합, inductive power, bias voltage 그리고 공정압력 등의 다양한 공정변수에 따른 Al-Nd film의 기본적인 식각특성 변화를 관찰하였다. 식각시 chloring gas를 주요 식각가스로 사용하고 BCl, HBr 등을 10mTorr의 일정한 압력을 유지하는 조건하에서 첨가하였으며 inductive power는 5100W~800W, bias voltage는 -50V~-200V까지 변화를 주었다. 식각공정의 전후를 통하여 Al-Nd 박막표면의 조성변화를 관찰하기 위하여 X-ray photoelectron spectroscopy(XPS)를 이용하였으며 공정변수에 따른 식각후 profile 관찰은 scanning electron microscopy(SEM)을 통하여 관찰하였다. Al-Nd 식각속도는 100% Cl2 플라즈마에 비해 BCl3의 양이 증가할수록 증가하였으며 75%의 BCl3 gas를 첨가하였을 때 가장 높은 식각속도를 얻을 수 있었다. 또한 SEM을 이용한 표면분석으로 roughness가 감소된 공정조건을 찾을 수 있었다.

• Journal of IKEEE
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• v.13 no.4
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• pp.23-27
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• 2009

Ohmic contact formation and etching processes for the fabrication of MBE (molecular beam epitaxy) grown GaSb-based p-channel HEMT devices on Si substrate have been studied. Firstly, mesa etching process was established for device isolation, based on both HF-based wet etching and ICP-based dry etching. Ohmic contact process for the source and drain formation was also studied based on Ge/Au/Ni/Au metal stack, which resulted in a contact resistance as low as $0.683\;{\Omega}mm$ with RTA at $320^{\circ}C$ for 60s. Finally, for gate formation of HEMT device, gate recess process was studied based on AZ300 developer and citric acid-based wet etching, in which the latter turned out to have high etching selectivity between GaSb and AlGaSb layers that were used as the cap and the barrier of the device, respectively.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.14 no.6
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• pp.1465-1468
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• 2010

The wet etching is a process using chemical solution and occurring chemical reaction on substrate surface. when we do wet etching process, we have to consider stoichiometry, etching time and temperature of etchant for good resolution. In this experiment, we used Cr, Al andIndium-tin-oxide (ITO) metal and we deposited them with DC sputtering machine. The Cr thin film metal thickness is about $1300{\AA}$, ITO films show a low electrical resistance and high transmittance in the visible range of an optical spectrum and Ai film is used for signal line. We measured and analysed wet etching properties on the metal thin films.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.02a
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• pp.373-375
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• 2011

최근 태양전지 연구에서 저가격화를 실현하는 방법 중 하나로 폐 실리콘 웨이퍼를 재생하는 방법에 관하여 많은 연구가 진행되고 있다. 그러나 기존 웨이퍼 재생공정은 높은 재처리 비용과 복잡한 공정등의 많은 단점을 가지고 있다. 결정형 태양전지에서 저가격화 및 고효율은 태양전지를 제작하는데 있어 필수 요소 이다. 그 중 결정질 태양전지 고효율을 위한 여러 연구 방법 중 표면 텍스쳐링(texturing)에 관한 연구가 활발하다. 텍스쳐링은 표면반사에 의한 광 손실을 최소화 하여 효율을 증가시키기 위한 방법으로 습식 식각과 건식 식각을 사용하여 태양전지 표면 위에 요철 및 피라미드구조를 형성하여 반사율을 최소화 시킨다. 건식식각은 습식식각과 다른 환경적 오염이 적은 것과 소량의 가스만으로 표면 텍스쳐링이 가능하여 많은 연구가 진행중이다. 건식 식각 중 하나인 RIE(reactive ion etching)는 고주파를 이용하여 플라즈마의 이온과 silicon을 반응 시킨다. 실험은 RIE를 이용하여 SF6/02가스를 혼합하여 비등방성 에칭 및 피라미드 구조를 구현하였다. RIE 공정 중 SF6/02가스는 높은 식각 율을 갖으며 self-masking mechanism을 통해 표면이 검게 변화되고 반사율이 감소하게 된다. 이 과정을 통해 블랙 실리콘을 형성하게 된다. 블랙 실리콘은 반사율 10% 이하로 self-masking mechanism으로 바늘모양의 구조를 형성되는 게 특징이며 표면이 검은색으로 반사율이 낮아 효율증가로 예상되지만 실제 바늘 모양의 블랙 실리콘은 태양전지 제작에 있어 후속 공정 인 전극 형성 시 Ag Paste의 사이즈와 표면 구조를 감안할 때 태양 전지 제작 시 Series resistance를 증가로 효율 저하를 가져온다. 본 연구는 SF6/02가스를 혼합하여 기존 RIE로 형성된 바늘모양의 구조의 블랙 실리콘이 아닌 RIE 내부에 metal-mesh를 장착하여 단결정(100)실리콘 웨이퍼 표면을 텍스쳐링 하였고 SF6/02 가스 1:1 비율로 공정을 진행 하였다. metal-mesh 홀의 크기는 100um로 RIE 내부에 장착하여 공정 시간 및 Pressure를 변경하여 실험을 진행하였다. 공정 시간이 변경됨에 따라 단결정(100) 실리콘 웨이퍼 표면에 피라미드 구조의 균일한 1um 크기의 블랙 실리콘을 구현하였다. 바늘모양의 블랙 실리콘을 피라미드 구조로 구현함으로써 바늘 모양의 단점을 보완하여 태양전지 전기적 특성을 분석하여 태양전지 제작시 변환 효율을 증가시킬 것으로 예상된다.

• Proceedings of the Korean Society Of Semiconductor Equipment Technology
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• 2006.05a
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• pp.182-189
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• 2006

현재 반도체 습식식각 공정에 사용되고 있는 방법은 batch식과 매엽식이 있다. batch식 식각방법은 매엽식보다 throughput이 많은 반면 식각균일도는 떨어진다. 매엽식은 웨이퍼를 회전시키면서 약액을 분사할 때 Boom swing을 하여 균일하게 식각할 수 있다. 본 연구에서는 Boom swing이 없는 구조의 매엽식 장비에서 약액이 상온과 고온일 때 $SiO_2$막을 식각하여 비교하였다. 각각의 조건에서 식각량의 분포와 균일도의 변화에 대해서 알아보았으며, 실험평가시 분사된 약액의 온도분포를 이론적으로 계산하여 실제 실험결과와 비교하여 보았다. 식각균일도는 batch식 보다 매엽식 스핀방식이 균일하였으며, 약액분사 방법은 boom swing을 하는 것이 더 균일하였다.

• Proceedings of the Materials Research Society of Korea Conference
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• 2003.11a
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• pp.69-69
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• 2003

최근 trench capacitor, isolation trench, micro-electromechanical system(MEMS), micro-opto-electromechanical system(MOEMS)등의 다양한 기술에 적용될 고종횡비(HAR) 실리콘 식각기술연구가 진행되어 지고 있다. 이는 기존의 습식식각시 발생하는 결정방향에 따른 식각률의 차이에 관한 문제와 standard reactive ion etching(RIE) 에서의 낮은 종횡비와 식각률에 기인한 문제점들을 개선하기 위해 고밀도 플라즈마를 이용한 건식식각 장비를 사용하여 고종횡비(depth/width), 높은 식각률을 가지는 이방성 트랜치 구조를 얻는 것이다. 초기에는 주로 HBr chemistry를 이용한 연구가 진행되었는데 이는 식각률이 낮고 많은양의 식각부산물이 챔버와 시편에 재증착되는 문제가 발생하였다. 또한 SF6 chemistry의 사용을 통해 식각률의 향상은 가져왔지만 화학적 식각에 기인한 local bowing과 같은 이방성 식각의 문제점들로 인해 최근까지 CHF3, C2F6, C4F8, CF4등의 첨가가스를 이용하여 측벽에 Polymer layer의 식각보호막을 형성시켜 이방성 구조를 얻는 multi_step 공정이 일반화 되었다. 이에 본 연구에서는 SF6 chemistry와 소량의 02/HBr의 첨가가스를 이용한 single_step 공정을 통해 공정의 간소화 및 식각 프로파일을 개선하여 최적의 HAR 실리콘 식각공정 조건을 확보하고자 하였다.

• Proceedings of the Korean Society Of Semiconductor Equipment Technology
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• 2006.05a
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• pp.177-181
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• 2006

반도체를 만드는데 있어서 여러가지 박막을 형성하는 공정이 있다. 이때 가장 많이 쓰이는 방법이 CVD(Chemical Vapor Deposition)방법이나 PVD(Physical Vapor Deposition)방법이다. 이들 방법으로 막을 형성하게 되면, 웨이퍼 이면에도 막이 형성되게 된다. 웨이퍼 후면에 증착된 막은 공정 특성상 두께분포가 균일하지 못하고 다음 공정 중에 웨이퍼 전면을 오염시킬 수 있다. 후면의 박막이 있는 상태로 웨이퍼가 batch 방식의 습식공정이 진행되면, 후면의 박막이 떨어져 나와서 웨이퍼 전면을 오염시키게 된다. 또한 공정에 따라서 기판전면은 식각 시키지 않고 후면만 식각 시키는 경우가 발생하는데, 이때 웨이퍼 아래에 설치된 노즐을 사용하여 웨이퍼 후면의 박막을 식각할 수 있다. 본 연구는 노즐에서 약액이 분사되는 방향과 위치를 조절하여 매엽식 장비에서 웨이퍼 후면의 막을 균일하게 식각 시킬 수 있는 노즐을 제작하고 웨이퍼 후면의 $Si_{3}N_{4}$막을 분당 $1000{\AA}$이상 식각 하였으며 균일도를 5% 이하로 하였다.

• Proceedings of the IEEK Conference
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• 1999.06a
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• pp.934-937
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• 1999

MMIC 제작을 위한 단일 반도체 공정으로써 PECVD를 이용한 Si₃N₄의 증착, RIE를 이용한 CaAs via-hole건식식각, 그리고 airbridge 공정조건을 위한 실험 및 분석 작업을 수행하였다. Si₃N₄의 증착 실험에서는 굴절률이 2인 조건을, GaAs via-hole 식각 실험에서는 최적화된 thru-via의 모양과 식각률을 갖는 조건을, airbridge 실험에서는 polyimide coating 및 건식 식각 조건과 금 도금 및 습식 식각의 최적 조건들을 찾아내었다.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2007.11a
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• pp.57-58
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• 2007

본 연구에서는 실리콘 식각 공정 중 하나인 BOSCH 공정 이후 문제가 되는 scallops를 후처리 공정인 RCA 클리닝 공정, KOH와 IPA를 이용한 습식식각 공정을 이용하여 제거하는 방법을 개발하였다. 또한 Via-Hole 에칭 공정이후 전기적 절연을 위해 측벽에 증착된 TEOS 표면에 대하여 분석하였다.