• 설비공학논문집
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• 제15권1호
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• pp.50-58
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• 2003

An analytical study was carried out to investigate the performance of an oil pumping system of a variable speed compressor using a commercial CFD program. The simulations for the oil supplying system with the oil and air mixture were performed by varying compressor speed from 40 Hz to 90 Hz. Comparing the predicted with the measured data on the modified scroll compressor validated the simulation model. The predicted results were consistent with the test data with a maximum deviation of 12.8%. The oil flow rate significantly increased with a rise of compressor speed due to a higher oil flow rate from the swing pump and a greater centrifugal force on oil gallery.

• 한국정보통신학회논문지
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• 제10권7호
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• pp.1266-1274
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• 2006

본 논문에서는 TFT-LCD 구동 IC 모듈의 소형화측면에서 유리한 DC-DC 변환기 회로인 펌핑 커패시터 내장형 비중첩 부스트-클락 전하펌프 (Non-overlap Boosted-Clock Charge Pump: NBCCP) 회로가 제안되었다 .2VDC 전압으로 스윙하는 비중첩 부스트-클럭의 사용으로 기존의 펌핑 커패시터 내장형 크로스-커플드 전하펌프에 비해 펌핑 단의 수를 반으로 줄일 수 있었고, 전하 펌핑 노드의 펌핑된 전하가 입력 단으로 역류되는 현상을 방지하였다 . 그 결과 제안된 펌핑 커패시터 내장형 비중첩 부스트-클럭 전하펌프 회로는 기존의 펌핑 커패시터 내장형 크로스-커플드 전하펌프에 비해 펌핑 전류가 증가하였고, 레이아웃 면적은 감소되었다. 제안된 TFT-LCD 구동 IC용 DC-DC 변환기 회로를 $0.18{\mu}m$ Triple-Well CMOS 공정을 사용하여 설계하고, 테스트 칩을 제작 중에 있다.

• 한국정보전자통신기술학회논문지
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• 제15권2호
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• pp.144-151
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• 2022

본 논문에서는 배터리 응용을 위해 저면적 DC-DC 변환기를 갖는 1.5V 256kb eFlash 메모리 IP를 설계하였다. 저면적 DC-DC 변환기 설계를 위해서 본 논문에서는 단위 전하펌프 회로에서 펌핑 노드의 전압을 VIN 전압으로 프리차징해주는 회로인 크로스-커플드 (cross-coupled) 5V NMOS 트랜지스터 대신 5V NMOS 프리차징 트랜지스터를 사용하였고, 펌핑 노드의 부스팅된 전압을 VOUT 노드로 전달해주는 트랜지스터로 5V 크로스-커플드 PMOS 트랜지스터를 사용하였다. 한편 5V NMOS 프리차징 트랜지스터의 게이트 노드는 부스트-클록 발생기 회로를 이용하여 VIN 전압과 VIN+VDD 전압으로 스윙하도록 하였다. 그리고 펌핑 커패시터의 한쪽 노드인 클록 신호를 작은 링 발진 (ring oscillation) 주기 동안 full VDD로 스윙하기 위해 각 단위 전하펌프 회로마다 로컬 인버터 (local inverter)를 추가하였다. 그리고 지우기 모드 (erase mode)와 프로그램 모드 (program mode)에서 빠져나와 대기 (stand-by) 상태가 될 때 부스팅된 전압을 VDD 전압으로 프리차징해주는 회로를 사용하는 대신 HV (High-Voltage) NMOS 트랜지스터를 사용하여 VDD 전압으로 프리차징 하였다. 이와같이 제안된 회로를 DC-DC 변환기 회로에 적용하므로 256kb eFLASH IP의 레이아웃 면적은 기존 DC-DC 변환기 회로를 사용한 경우보다 6.5% 정도 줄였다.

• 전자공학회논문지SC
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• 제46권2호
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• pp.72-77
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• 2009

본 논문은 별도 기준 클록 없이 고속 시리얼 데이터 통신을 위한 3.2Gb/s 클록 데이터 복원(CDR) 회로를 설명한다. CDR회로는 전체적으로 5부분으로 구성되며, 위상검출기(PD)와 주파수 검출기(FD), 다중 위상 전압 제어 발진기(VCO), 전하펌프(CP), 외부 루프필터(LF)로 구성되어 있다. CDR회로는 half-rate bang-bang 타입의 위상 검출기와 입력 pull-in 범위를 늘릴 수 있도록 half-rate 주파수 검출기를 적용하였다. VCO는 4단의 차동 지연단(delay cell)으로 구성되어 있으며 튜닝 범위와 선형성 향상을 위해 rail-to-rail 전류 바이어스단을 적용하였다 각 지연단은 풀 스윙과 듀티의 부정합을 보상할 수 있는 출력 버퍼를 갖고 있다. 구현한 CDR회로는 별도의 기준 클록 없이 넓은 pull-in 범위를 확보할 수 있으며 기준 클록 생성을 위한 부가적인 Phase-Locked Loop를 필요치 않기 때문에 칩의 면적과 전력소비를 효과적으로 줄일 수 있다. 본 CDR 회로는 0.18um 1P6M CMOS 공정을 이용하여 제작하였고 루프 필터를 제외한 전체 칩 면적은 $1{\times}1mm^2$이다. 3.2Gb/s 입력 데이터 율에서 모의실험을 통한 복원된 클록의 pk-pk 지터는 26ps이며 1.8V 전원전압에서 전체 전력소모는 63mW로 나타났다. 동일한 입력 데이터 율에서 테스트를 통한 pk-pk 지터 결과는 55ps였으며 신뢰할 수 있는 입력 데이터율 범위는 약 2.4Gb/s에서 3.4Gb/s로 나타났다.