• 한국정보처리학회논문지
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• 제4권11호
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• pp.2861-2873
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• 1997

부동 소수점 연산기는 고성능 컴퓨터에서 필수적이며, 최근 대부분의 고성능의 컴퓨터에서는 고성능의 부동 소수점 연산기가 내장되고 있는 추세이다. 부동 소수점 연산이 고속화 되면서 부동 소수점 연산기에서 한개의 단계를 차지하는 반올림 단계가 전체 부동 소수점 연산에 큰 영향을 미친다. 반올림 단계에서는 별도의 고속 가산기를 필요로하여 많은 처리 시간과 칩 면적을 차지하기 때문이다. 본 연구는 고성능 부동 소수점 연산기의 근 간을 이루는 부동 소수점 덧셈／뺄셈기, 곱셈기, 나눗셈기의 처리 알고리즘을 살펴보고, 이를 분석하여 새로운 반올림 처리 알고리즘을 갖는 연산기를 제안하였다. 제안된 부동 소수점 연산기들은 반올림 처리를 위한 별도의 시간을 요하지 않고, 반올림단계를 위한 가산기나 증가기를 필요로 하지 않는다. 따라서, 제안하는 부동 소수점 연산기들은 성능면이나 차지 면적 면에서 모두 효율적이다．

• 한국HCI학회:학술대회논문집
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• 한국HCI학회 2006년도 학술대회 1부
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• pp.766-771
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• 2006

현재 많은 신경망의 하드웨어 구현은 부동 소수점 연산에 비해서 적은 면적과 빠른 수행시간을 가지는 고정소수점 연산을 많이 사용하지만, 소프트웨어에서는 일반적으로 높은 정확도를 가지는 부동소수점 연산을 사용한다. 신경망의 하드웨어 구현에서 많이 사용하는 고정소수점 연산은 부동소수점 연산에 비해서 빠른 처리속도와 적은 면적으로써 쉽게 하드웨어 구현에 용이하지만, 부동소수점 연산에 비해서 낮은 정확도와 기존의 부동소수점 연산을 사용하는 소프트웨어 신경망을 쉽게 적용할 수 없는 단점을 가진다. 본 논문에서는 부동소수점 연산을 사용하여 문자 추출 MLP의 데이터 변환 없이 적용할 수 있는 전체 파이프라이닝 설계 구조를 제안한다. 제안된 설계방법은 신경망의 전체 구조를 입력층과 은닉층을 링크 병렬화 방법과 은닉층과 출력층을 뉴런 병렬화 방법을 개선하여 쉽게 파이프라이닝 구조로 설계함으로써 신경망 처리는 은닉층 뉴런수와 동일한 주기로 처리되며, 기존의 문자추출 소프트웨어 신경망을 제안된 하드웨어 설계방법으로 구현하였을 때 11배의 빠른 성능을 나타낸다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(4)
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• pp.174-177
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• 2000

본 논문에서는 높은 압축률과 고음질을 제공하는 MPEG-1 Layer Ⅲ 오디오 디코더를 고정소수점 DSP인 TMS320C6201을 이용하여 실시간으로 동작하도록 구현하였다. ISO/IEC에서 제공하는 부동소수점 C 프로그램을 음질의 손실 없이 고정소수점 연산으로 변환하었고 실시간 동작을 위하여 최적화 작업을 수행하였다. 연산의 정확성을 높이기 위해서 Descaling 모듈에 중점을 두어 부동소수점 연산을 고정소수점 연산으로 변환하였고 IMDCT 모듈과 Synthesis Polyphase Filter Bank 모듈에 대해 고속 알고리즘을 적용하여 연산량과 프로그램 크기를 크게 줄일 수 있었다. 구현된 디코더는 TMS320C6201 DSP가 수행할 수 있는 최대 연산량의 26%만으로 실시간 동작이 가능하였고 부동소수점 연산 결과와 고정소수점 연산 결과를 비교하여 60 dB 이상의 높은 SNR을 가짐을 확인하였다. 또한 사운드 입출력과 호스트 통신을 통하여 EVM 보드에서 실시간으로 동작함을 확인하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(4)
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• pp.119-122
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• 2001

본 논문에서는 음성압축 앨고리즘인 MPEG-4 CELP coder를 16 bit DSP 구현에 필요한 고정소수점 연산구조로 구현하였다. 기본 앨고리즘 중에 LSP 계수를 구하는 방법인 Chebyshev series method 대신 고정소수점 구현에 유리한 Real root method 앨고리즘을 사용하였다. 또한 cosine, log 둥 DSP 명령어가 지원하지 않는 수학 함수들은 미리 계산하여 테이블 적용기법을 사용하였고 고정 소수점 연산에 불리한 나눗셈 연산을 최대한 배제하였다. 고정 소수점 연산 구조로 변환한 후 부동 소수점 연산구조와의 비교를 통하여 오차를 최소화하도록 하였다 구현한 음성코더를 남, 여 각 5문장에 적용했을 때 부동 소수점 연산구조에 비교해 음질의 열화가 없음을 확인하였다.

• 한국음향학회:학술대회논문집
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• 한국음향학회 1998년도 제15회 음성통신 및 신호처리 워크샵(KSCSP 98 15권1호)
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• pp.438-441
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• 1998

최근 미국 내 표준안으로서 많이 사용되고 있는 AC-3 오디오 알고리듬은 그 복잡성으로 인하여 실시간 구현을 위해선 프로세서로 구현하는 것이 적합하다. AC-3 복호화 알고리듬은 많은 부분이 실수연산으로 이루어져 있으므로 소수점을 고려한 연산이 필요한데, 프로세서로 구현할 때는 적은 비용과 빠른 속도로 실수연산을 수행하기 위해서 부동소수점보다는 고정소수점 연산이 유리하다. 그러나 고정소수점 연산시 발생하는 유한 단어길이 효과로 인하여 양자화 오차가 발생하므로 복호화된 오디오 신호의 음질저하를 최소화하기 위해서는 최적화가 필요하다. 본 논문에서는 AC-3 복호화 알고리듬의 부분별 양자화 오차를 분석하고 그 결과 가장 많은 오차를 발생시키는 역 TDAC 변환의 오차를 최적화하였다. Fast TDAC 변환이 FFT로 이루어져 있으므로 고정 소수점 연산시 오차가 적은 FFT 구조를 제안하였다. 제안된 구조를 사용하여 AC-3 고정소수점 복호화기를 C 언어를 사용하여 구현하였으며, AC-3 부동소수점 복호화기와 최종 PCM을 비교하여 그 성능을 평가하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2000년도 가을 학술발표논문집 Vol.27 No.2 (3)
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• pp.213-215
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• 2000

디지털 신호처리 알고리즘의 구현은 속도나 메모리의 사용측면에서 고정 소수점 구현이 필요하다. 특히, 정수형 연산 프로세서에서는 소프트웨어에 의한 부동 소수점보다는 고정 소수점 구현이 훨씬 성능이 뛰어나다. 디지털 신호처리 알고리즘의 복잡함과 일반 프로세서의 처리능력의 부족으로 이제까지는 신호처리 알고리즘의 실시간 구현을 위하여 대개 전용 프로세서나 디지털 신호처리를 위한 전용 명령어가 하드웨어적으로 구현되어 있는 프로세서를 사용하여 왔다. 하지만 현재 범용 프로세서의 주파수 속도가 빨라짐에 따라 복잡한 디지털 신호처리 알고리즘을 실시간에 처리할 수 있게 되었다. 하지만 정수형 연산 프로세서에서의 부동 소수점 연산은 프로세서에서 실시간 처리에 많은 어려움을 주게 된다. 본 연구에서는 데이터 타입이 고정된 범용 정수형 연산 프로세서(ARM RISC 32bit CPU)를 가지고 부동 소수점 연산 알고리즘을 고정 소수점 연산형으로 바꾸어서 속도측면과 메모리 측면의 성능을 비교해 보았다.

• 한국인터넷방송통신학회논문지
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• 제20권2호
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• pp.187-193
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• 2020

마이크로프로세서에서 부동소수점 연산은 결과의 정확도를 높이기 위하여 실수형 데이터를 대상으로 시행하는 덧셈, 뺄셈, 곱셈, 나눗셈 등의 계산을 의미한다. 일반적으로 프로세서를 설계할 때는 복잡도 때문에 부동소수점 연산은 제외하고 정수형 연산만을 지원하는 경우가 많다. 그러나, 공학 기술 연산, 디지털 신호처리 뿐 만이 아니라, 오늘날 각광을 받고 있는 인공지능 및 신경망에 대한 연산을 수행하기 위하여 필요에 따라서 부동소수점 연산이 포함되어야 한다. 본 논문에서는 VHDL을 이용하여 부동소수점 연산 명령어 기능을 갖는 32 비트 ARMv4 계열의 프로세서를 설계하고, ModelSim으로 검증하였다. 그 결과, ARM의 부동소수점 명령어에 대한 연산을 성공적으로 수행할 수 있었다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2005년도 춘계학술발표대회
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• pp.481-484
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• 2005

본 논문에서는 부동소수점 연산을 사용하면서도 빠른 처리속도를 가지는 신경망의 파이프라인 설계를 제안한다. 부동소수점 연산은 고정소수점 연산보다 느린 처리속도와 많은 면적으로 일반적인 하드웨어 구현에서 잘 사용되지 않지만, 제안된 구조에서는 고정소수점 연산보다 더 정확한 값을 계산할 수 있는 부동소수점 연산을 사용하며 부동소수점의 느린 처리 속도를 보완할 수 있도록 파이프라인 구조를 사용한다. 파이프라인 구조의 성능을 검증하기 위해 2 가지의 서로 다른 구조의 신경망을 사용한다. 실험 환경으로는 Xilinx XC2V8000 칩과 Xilinx ISE 6.2 의 합성 도구를 사용한다. 실험 결과는 파이프라인 구조일 때의 신경망은 각각 7 클럭, 8 클럭이 소요되고, 파이프라인 구조가 아닐 때 각각의 신경망은 77 클럭, 84 클럭으로써 파이프라인 구조일 때 약 10 배의 빠른 처리를 가진다.

• 한국초등수학교육학회지
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• 제18권2호
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• pp.237-255
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• 2014

본 연구의 목적은 초등학생들의 소수 개념에 대한 이해 정도와 소수 연산에 대한 수행 능력을 분석하여 소수 지도에 대한 교수학적 시사점을 얻고자 함이다. 이를 위해 조사연구를 실시하였고, 156명의 6학년 학생들을 대상으로 하였다. 결과 분석은 각 문항별 정답률과 오류가 많이 발생하는 요소를 살펴보았다. 검사 결과, 초등학생들의 소수 개념과 그 연산에서 85.64%의 정답률을 나타냈고, 소수 개념(89.23%), 덧셈(89.84%), 뺄셈(89.56%) 영역보다 소수의 곱셈(80.73%)과 나눗셈(78.85%) 영역에서 낮은 이해도를 보였다. 소수 개념과 그 연산에 대한 학습이 진행될수록 학습 격차가 더 커진다는 것을 알 수 있었기에 낮은 학년에서부터 점진적으로 학습결손을 줄여주려는 노력이 필요하다. 이에 학습 결손을 해소하기 위한 프로그램이 필요하며, 소수의 교수 학습도 개념과 원리를 중시하는 방향으로 바뀌어야 할 것이다.

• 대한전자공학회논문지SP
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• 제46권1호
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• pp.95-103
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• 2009

본 논문에서는 WCDMA RF 중계기 시스템에서 송신안테나에서 전송 증폭된 중계신호가 수신안테나로 귀환되는 현상을 제거하고자 고정 소수점 연산의 ICS 알고리즘을 이용하여 중계기의 성능을 향상시킨다. 귀환 신호의 제거를 위한 LMS 기반의 ICS 알고리즘은 고속 DSP 프로세서나 대용량 FPGA를 사용하며, 이때 부동 소수점 연산을 위한 처리장치는 가격이 고가인 단점이 있다. 본 논문에서는 고정 소수점 연산 프로세서를 사용하여 ICS 알고리즘을 구현할 수 있도록 고정 소수점 연산용 ICS 알고리즘을 개발하고, 알고리즘의 성능검증을 위하여 부동 소수점 연산을 사용한 경우와 비교 시뮬레이션을 수행한다.