• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2018년도 춘계학술대회 논문집
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• pp.29.1-29.1
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• 2018

양극산화 표면처리 방법의 일종인 플라즈마 전해산화(PEO, Plasma electrolytic oxidation)는 금속 소재에 양극 전압을 인가하여 고경도의 산화 피막을 금속 표면에 형성시키는 표면처리 기술이다. PEO 공정은 피막의 국부적 유전체 파괴에 의한 아크의 발생을 동반하며, 형성된 산화 피막이 아크 발생에 의한 높은 열에 의해 결정화 되어 일반적인 양극산화 피막보다 우수한 경도와 내마모성을 가진다. 하지만 PEO 공정은 고전압을 필요로 하여 일반적인 양극산화 처리보다 소모되는 전력량이 많으며, 아크 발생에 의해 형성된 피막의 표면 거칠기가 높기 때문에 활용 분야가 제한되거나 후속 연마 공정을 필요로 하는 단점이 존재한다. 본 연구에서는 전류 파형이 알루미늄 합금의 플라즈마 전해산화 피막의 형성 거동에 미치는 영향을 직류 및 펄스전류를 사용하여 연구하였다. NaOH 및 $Na_2SiO_3$가 혼합된 전해액에서 직류 전류 밀도, 전압, 펄스폭을 달리하여 알루미늄 합금에 전류를 인가할 때 발생되는 아크의 거동, 형성된 산화 피막의 두께, 거칠기, 경도, 표면 및 단면 구조를 비교 분석하였다.

• 대한전자공학회논문지SD
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• 제44권1호
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• pp.59-67
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• 2007

본 논문은 배터리를 사용하는 휴대 기기용 LCD driver IC를 위한 전류원 스위칭에 의한 저전력 듀얼레벨 저전압 차동신호 전송(DLVDS) 회로를 제안한다. 제안된 송신기는 기존의 DLVDS 회로의 송신기의 신호생성 방법을 개선하여 기존의 전송선 감소의 장점을 유지하면서 전력소모를 현저히 감소시켰다. 또한 개선된 신호생성 방법의 개선으로 인하여 디코딩이 변경되어 수신기 회로가 더 간단해졌다. 제안된 회로는 2.5V의 전원을 갖는 $0.25{\mu}m$ CMOS 공정으로 설계 되었다. 제안된 회로의 시뮬레이션 결과는 800Mbps/2-line의 전송률, 송신기는 9mW, 수신기는 11.5mW의 전력소모를 나타내었으며, 기존의 DLVDS와 비교하여 약60% 전력소모가 감소했다.

• 한국인터넷방송통신학회논문지
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• 제8권5호
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• pp.137-147
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• 2008

최근에 및 온도관리는 현대 컴퓨터 시스템의 주요 관심사로 대두되고 있다. 에너지의 효율성은 모바일과 임베디드 시스템의 중요한 특성이다. 최근의 고성능 모바일 프로세서의 에너지 요구 증가와 짧은 배터리 수명, 발열로 인한 에너지 손실 등으로 인한 전력소모 때문에 전력과 에너지 소모를 줄이기 위한 많은 연구가 진행되고 있다. 본 논문은 성능 카운터를 이용하여 Intel XScale 마이크로아키텍춰 기반인 Marvell PXA320 프로세서에 대한 주파수/전압 변경과 성능 모니터링을 구현하였다. 또한, Windows CE 운영체제 환경의 응용프로그램에 대하여 DVFS 구성에 따른 각각의 벤치마크로 측정하고, 성능 이벤트에 따른 성능 카운터 값을 측정하고, 성능 카운터 값을 CPU의 전압과 전류와 동기화된 데이터를 랩뷰로 사용하여 측정하였다. 또한, 성능 모니터링으로 측정한 데이터를 기반으로 전력관리 기법을 위한 스케쥴링이 가능하고, 측정한 전압과 전류로 실제 전력 소모량 파악이 가능하였다.

• 한국전자파학회논문지
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• 제21권9호
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• pp.1045-1049
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• 2010

본 논문에서는 2.4 GHz 대역에 적용할 수 있는 초 저전력 저잡음 증폭기를 TSMC 0.18 ${\mu}m$ RF CMOS 공정을 이용하여 설계하였다. 높은 이득과 낮은 전력 소모를 만족하기 위해서 전류 재사용 기법을 사용하였으며, subthreshold 영역에서 문턱 전압보다 낮은 바어이스 전압을 인가함으로써 초 저전력 특성을 구현하였다. 설계된 저잡음 증폭기는 2.4 GHz에서 13.8 dB의 전압 이득과 3.4 dB의 잡음 지수 특성을 나타냈으며, 0.9 V의 공급 전압으로 0.7 mA의 전류를 소모하여 0.63 mW의 초 저전력을 소모하는 결과를 얻었다. 칩 면적은 $1.1\;mm{\times}0.8\;mm$이다.

• 한국전자파학회논문지
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• 제27권2호
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• pp.212-215
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• 2016

본 논문에서는 $0.18{\mu}m$ CMOS 공정을 사용하여 5.08 GHz에서 동작하는 링 전압 제어 발진기(Ring Voltage Controlled Oscillator, Ring VCO)를 제작하였다. Ring VCO는 3단 구조로 각 단의 트랜지스터 크기 비율을 다르게 하여 전류 변화에 따른 소모 전력이 달라짐을 확인하였다. Core의 양단 위, 아래에는 Current Mirror로 전류를 제어하도록 구성하였고, 주파수 조절을 위해 제어 전압을 추가하였다. Ring VCO 측정 결과, 주파수 범위는 65.5 %(1.88~5.45 GHz), 출력 전력 -0.30 dBm, 5.08 GHz 중심주파수에서 -87.50 dBc/Hz @1 MHz의 위상잡음을 갖는다. 또한, 2.4 V 전원에서 31.2 mW 소모 전력을 확인하였다.

• 한국전자파학회논문지
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• 제28권8호
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• pp.610-618
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• 2017

본 논문에서는 868/915 MHz 대역의 CMOS ZigBee RF 송수신기를 설계, 제작하였다. 무스위치 정합 네트워크를 이용하여 외부 스위치를 사용하지 않아 저가격화 실현이 가능하게 하였고, 스위치의 삽입 손실을 없애 RF 수신기의 잡음지수와 송신기의 출력전력 대비 전력소모에 이득을 가져올 수 있었다. 수신기는 저잡음 증폭기와 믹서, 기저대역 아날로그 회로로 구성되었고, 송신기는 기저대역 아날로그 회로, 믹서, 드라이버 증폭기로 구성되었으며, 주파수 합성기는 정수분주기 구조이다. 제안된 ZigBee RF 송수신기는 $0.18{\mu}m$ CMOS 공정 기술을 이용하여 단일칩 full transceiver 형태로 설계, 제작하었다. 측정 결과, 수신기의 최대 이득은 97.6 dB이고, 잡음지수는 6.8 dB이다. 수신 모드의 전류소모는 32 mA, 송신 모드의 전류소모는 33 mA이다.

• 한국전자파학회논문지
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• 제28권12호
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• pp.993-998
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• 2017

본 논문에서는 공장에서 많이 사용하는 삼상 배전반에서 자기센서를 이용한 고정밀 전류를 측정하기 위한 기법을 제안하고 이를 분석 및 검증한 결과를 서술하였다. 일반적으로 개방형 자기센서 기반의 비접촉식 방식으로 전류를 측정할 경우 인접한 전선의 전류에서 유도되는 자기장의 영향으로 그 오차가 10 % 이상으로 증가되는 단점을 가지고 있으며, 이로 인하여 대부분의 상용 전류센서의 경우 투자율이 큰 ferrite를 이용한 루프형 구조를 채택하고 있다. 제안된 고정밀 전류센싱 기법은 인접한 자기장의 크기를 측정하여 이를 수학적으로 제거함으로써 고정밀의 전류센서를 개방형 자기센서를 사용하여 구현 가능할 수 있으며, 전류센서의 단가 및 사이즈를 줄일 수 있어 공장 내의 다양한 하위 노드 단에서 소모되는 전류를 측정 가능한 장점을 가지고 있다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2007년도 추계종합학술대회
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• pp.187-191
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• 2007

본 논문은 상위 7비트와 하위3비트의 binary-thermal decoding 방식과 segmented 전류원 구조로서 전력소모, 선형성 및 글리치 에너지등 주요 사양을 고려하여, 3.3V 10비트 CMOS D/A 변환기를 제안한다. 동적 성능을 향상 시키기위해 출력단에 return-to-zero 회로를 사용하였고, segmented 전류원 구조와 최적화 된 binary-thermal decoding 방식으로 D/A변환기가 가질 수 있는 장점은 디코딩 논리회로의 복잡성을 단순화 함으로 칩면적을 줄일 수 있다. 제안된 변환기는 $0.35{\mu}m$ CMOS n-well 표준공정을 이용한다. 설계된 회로의 상승/하강시간, 정착시간, 및 INL/DNL은 각각 1.90/2.0ns, 12.79ns, ${\pm}2.5/{\pm}0.7$ LSB로 나타난다. 또한 설계된 D/A 변환기는 3.3V의 공급전원에서는 250mW의 전력소모가 측정 된다.

• 한국전자파학회논문지
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• 제18권2호
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• pp.213-218
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• 2007

본 논문에서는 CMOS 0.18 ${\mu}m$ 공정을 이용하여 DS-CDMA UWB용 고주파 VCO를 설계하고 제작하였다. 위상 잡음 특성을 좋게 하기 위해서 PMOS, NMOS 소자를 대칭으로 구성한 complementary cross-coupled LC 발진기 구조로 설계하였고, varactor를 이용하여 주파수를 조정하였다. 또한 전류원의 1/f 잡음 신호를 줄이기 위해 저항을 이용하여 전류원을 구성하였다. 스펙트림 분석기를 이용한 측정을 위해 칩 내부에 고속 동작을 위한 인버터 버퍼를 추가로 설계하였다. 제작한 VCO의 core size는 $340{\mu}m{\times}535{\mu}m$이고, 측정한 VCO의 위상 잡음은 1-MHz offset에서 -107 dBc/Hz의 특성을 나타내고, 주파수 조정 범위는 $7.09{\sim}7.52$ GHz의 특성을 보인다 Harmonic suppression은 32 dB, VCO core의 전류 소모는 1.8 V 공급 전압에서 2 mA의 저전력 소모를 나타내도록 설계하였다.

• 한국정보통신학회논문지
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• 제12권4호
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• pp.691-698
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• 2008

본 논문은 상위 7-비트와 하위3-비트의 binary-thermal decoding 방식과 segmented 전류원 구조로서 전력소모, 선형성 및 글리치 에너지 등 주요 사양을 고려하여, 3.3V 10비트 CMOS D/A 변환기를 제안한다. 동적 성능을 향상 시키기위해 출력단에 return-to-zero 회로를 사용하였고, segmented 전류원 구조와 최적화 된 binary-thermal decoding 방식으로 D/A 변환기가 가질 수 있는 장점은 디코딩 논리 회로의 복잡성을 단순화함으로 칩면적을 줄일 수 있다. 제안된 변환기는 $0.35{\mu}m$ CMOS n-well 표준공정을 이용한다. 설계된 회로의 상승/하강시간, 정착시간, 및 INL/DNL은 각각 1.90/2.0ns, 12.79ns, ${\pm}2.5/{\pm}0.7\;LSB$로 나타난다. 또한 설계된 D/A 변환기는 3.3V의 공급전원에서는 250mW의 전력소모가 측정된다.