• Proceedings of the KIPE Conference
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• 2013.07a
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• pp.352-353
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• 2013

본 논문에서는 형광등 용 전자식 안정기 호환을 위한 LED 구동회로를 제안한다. 일반적인 전자식 안정기는 기본적으로 부하 전류제어를 하지 않으므로 형광등보다 소모전력이 낮은 LED 구동 시 과도한 전압상승이 발생된다. 따라서 기존의 전자식 안정기 호환용 LED 구동회로의 경우 소자내압을 낮추기 위해 과도한 Damping에 의존하므로 효율이 저조하고 안정기 호환성이 크게 떨어지는 문제점이 있다. 반면 제안된 회로는 별도의 Damping 회로없이 LED 구동회로의 등가 임피던스를 시비율에 따라 가변 함으로써 기존 문제점을 획기적으로 개선할 수 있다. 최종적으로 호환성 및 동작성능에 대한 타당성 검증을 위해 20W급 전자식 안정기에 적용하여 고찰된 실험결과를 제시한다.

• Journal of the Korean Society of Manufacturing Process Engineers
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• v.16 no.6
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• pp.125-132
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• 2017

Generally, in machining operations, the required machining performance can be obtained by properly combining several machining parameters properly. In this research, we construct a simulation model, which that predicts the relationship between the input variables and output variables in the turning operation. Input variables necessary for the turning operation include cutting speed, feed, and depth of cut. Surface roughness and electrical current consumption are used as the output variables. To construct the simulation model, an Artificial Neural Network (ANN) is employed. With theIn ANN, training is necessary to find appropriate weights, and the Ant Colony Optimization (ACO) technique is used as a training tool. EspeciallyIn particular, for the continuous domain, ACOR is adopted and athe related algorithm is developed. Finally, the effects of the algorithm on the results are identified and analyzsed.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.38 no.4
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• pp.9-9
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• 2001

반도체 소자가 소형화 되면서 소자의 신뢰성을 유지하고 전력 소모를 줄이기 위해 기가-비트 DRAM의 동작 전압은 1.5V 이하로 줄어들 것으로 기대된다. 따라서 기가-비트 DRAM을 구현하기 위해 저전압 회로 설계 기술이 요구된다. 이 연구에서는 지금까지 발표된 저전압 DRAM 회로 설계 기술에 대한 조사결과를 기술하였고, 기가-비트 DRAM을 위해 4가지 종류의 저전압 회로 설계 기술을 새로이 제안하였다. 이 4가지 저전압 회로 설계 기술은 subthreshold 누설 전류를 줄이는 계층적 negative-voltage word-line 구동기, two-phase VBB(Back-Bias Voltage) 발생기, two-phase VPP(Boosted Voltage) 발생기와 밴드갭 기준전압 발생기에 대한 것인데, 이에 대한 테스트 칩의 측정 결과와 SPICE 시뮬레이션 결과를 제시하였다.

• Proceedings of the KIPE Conference
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• 2017.07a
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• pp.166-167
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• 2017

높은 효율과 긴 수명 등으로 형광등을 대체하며 차세대 조명기구로 각광받고 있는 LED 는 필수불가결적으로 PFC 및 DC-DC 컨버터 등으로 구성된 구동회로가 필요하다. 일반적으로 이러한 LED 구동회로의 조건으로 전체 90 % 이상의 고효율이 요구되고 있으나 Two-Stage 로 구성된 구동회로의 하드 스위칭에 따른 손실 및 기타 요건들에 의한 전력소모로 인해 실질적으로 완벽하게 조건을 달성하기 까다롭다. 최근에는 이러한 구동조건을 달성하기 위해 브릿지리스 PFC 컨버터를 적용한 Two-Stage 를 사용하거나 순환 전류 및 스위칭 손실이 보다 적은 LLC 공진 컨버터를 LED 용 구동회로에 접목하는 추세이다. 이에 따라서 본 논문은 LED 조명용 Single-stage LLC 공진 컨버터를 구성하여 동작특성을 분석하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2000.02a
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• pp.198-198
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• 2000

3전극 면방전형 AC-PDP의 구동에 있어서 방전유지 펄스의 폭에 따른 전기적 특성의 변화, 즉 방전 개시전압, 방전 유지전압, 메모리 상수, 셀 내 정전용량, 벽전하량, 벽전압 및 휘도 및 방전전력 측정을 통한 발광효율 등을 측정하였다. 본 연구를 위하여 셀핏치 1,080$mu extrm{m}$의 test panel을 제작하였다. 방전 유지전극의 폭과 간격은 각각 260$\mu\textrm{m}$, 100$\mu\textrm{m}$, 유전층은 30$\mu\textrm{m}$, 격벽은 120$\mu\textrm{m}$로 제작하였다. 방전유지전극에 300ns의 상승시간을 갖는 사각파를 10~50kHx의 다양한 진동수범 위에서 펄스의 폭을 변화시키면서 방전전압과 메모리 상수등을 측정하고, 각 경우 휘도와 방전소모전력을 측정하여 최종적으로 효율을 비교하였다. 진동수의 증가나 펄스 폭의 증가에 따라 방전 전압이 감소함을 확인하였고, 특정한 펄스 폭일 때 자기소거방전이 생김을 관측하였다. 또한 특정 펄스 폭에 대하여 특정 진동수로 전압을 인가할 경우 자기 소거방전이 있음에도 불구하고 방전전류가 유지되는 특성이 있음을 관측하였다.

• Proceedings of the Korea Information Processing Society Conference
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• 2010.04a
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• pp.162-165
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• 2010

USN 기술은 센서노드의 전류소모 감소를 위한 저전력 기술개발과 관련 기술력 확보를 위해 많은 연구가 지행되고 있다. 유비쿼터스 환경에서 보안의 취약성과 낮은 신뢰성 문제는 USN 기술의 상용화 성공을 위해 선행되어야할 요소이다. 본 연구에서는 보안 문제로 W-Key 알고리즘을 도입하여 키분배 관리, 인증관리, 환경관리로 구성하여 무선 Key기법과 다른 RFID/USN기반의 안전한 출입통제 시스템을 구현하였다.

• Journal of the Korean Vacuum Society
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• v.17 no.4
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• pp.331-340
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• 2008

A method of measuring the current and voltage is suggested in the circuit of cold cathode fluorescent lamps (CCFLs) which are driven at a high frequency of $50{\sim}100\;kHz$ and a high voltage of several kV. It is difficult to measure the current and voltage in the lamp circuit, because the impedance of the probe at high voltage side causes the leakage current and the variation of luminance. According to the analysis of equivalence circuit with the probe impedance and leakage current, the proper measuring method is to adjust the input DC voltage and to keep the specific luminance when the probe is installed at a high voltage circuit. The lamp current is detected with a current probe or a high frequency current meter at the ground side and the voltage is measured with a high voltage probe at the high voltage side of lamp. The lamp voltage($V_C$) is measured between the ballast capacitor and the lamp electrode, and the output voltage($V_I$) of inverter is measured between inverter output and ballast capacitor. As the phases of lamp voltage($V_C$) and current ($I_G$) are nearly the same values, the real power of lamp is the product of the lamp voltage($V_C$) by the lamp current($I_G$). The measured value of the phase difference between inverter output voltage($V_I$) and lamp current($I_G$) is appreciably deviated from the calculated value at $cos{\theta}=V_C/V_I$.

• Proceedings of the KWS Conference
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• 2010.05a
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• pp.40-40
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• 2010

산업현장에서는 파이프 또는 탱크류의 1GR용접에서 안정적인 이면비드를 가지는 루트패스 용접을 위해 2~3mm의 루트갭을 띄우고 용접봉 또는 필러와이어를 사용하는 TIG용접을 주로 한다. TIG용접은 고품질의 이면비드가 얻어지며, 용접인자의 제어가 쉽다는 장점이 있어 루트패스 용접에 많이 사용되고 있지만, 루트갭을 띄우면 이면비드는 잘 얻어지지만 용착금속량이 많아지게 되어 제작원가가 상승되고, 또한 소모성 와이어를 사용하는 GMAW에 비해 생산성이 낮다. 따라서, 안정적인 이면비드를 가지면서 생산성이 높은 1GR GMAW 루트패스 용접공정의 개발이 요구되지만, 이 경우도 루트갭이 2~3mm로 정해져 있으면 Fit-up공정에서 공수가 많이 필요하므로 근본적으로 루트갭이 없는 그루브에 대한 루트패스 용접이 더 바람직하다. 본 연구에서는 루트면 2.7mm를 가지는 U-그루브의 갭 없는 루트패스 용접에서 안정적인 이면비드가 형성되는 조건을 검토하기 위해 2.7t의 평판에 대하여 경사상진 각을 주고 기초 실험 후, U-그루브 맞대기 용접 실험을 진행하였다. 이 때, 경사상진 각은 용융금속이 중력으로 인해 아크 후방으로 밀리게 되고, 그로 인해 아크가 모재에 직접 닿게 되어 용입이 더 깊게되므로, 이면비드의 형성에 더 유리하다. 두께 2.7t의 연강 시편 2개를 갭 없는 I-그루브 맞대기 이음에서 Ǿ1.2 연강 솔리드 와이어를 사용하여 GMAW용접을 실시하였고, 용접전류, 용접속도, 경사상진 각, 위빙 폭, 위빙 주파수를 변경하여 각 조건에 대한 이면비드를 관찰하였다. 그 결과 경사상진 각 $25^{\circ}$, 전류 200A, 위빙폭 3mm, 위빙주파수 3Hz의 조건에서 안정적인 이면비드를 얻을 수 있었다. 또한, 현장에서 Fit-up중 발생할 수 있는 루트갭의 문제에 대하여 루트갭 1.2mm의 I-그루브 맞대기 용접에서 경사상진 각, 위빙 폭, 위빙 주파수는 갭 없이 실시한 실험에서 얻어진 가장 안정적인 결과를 사용하였고, 용접 전류, 용접 속도를 변경하여 이면비드를 관찰하였다, 그 결과 갭이 없을 때보다 약 80A 낮은 전류 조건인 120A에서 안정적인 이면비드를 얻을 수 있었다. 앞선 실험들을 기초로 하여 U-그루브 맞대기 용접을 실시 하였고, I-그루브 맞대기 용접에서 사용한 조건들과 유사한 용접 전류, 용접 속도에서 안정적인 이면비드를 얻을 수 있었다.

• The Journal of Korean Institute of Electromagnetic Engineering and Science
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• v.19 no.1
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• pp.15-22
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• 2008

In this paper, we propose a numerical analysis on reversed current of distributed amplifier based on transmission line theory and proposed a theory to obtain optimum transmission line length to minimize the reversed currents by cancelling those components. The reversed current is analyzed as being simply absorbed into the terminal resistance in the conventional analysis. In the proposed analysis, however, they are designed to be cancelled by each other with opposite phase by the optimal length of the transmission lint Circuit simulation and implementation using pHEMT transistor were performed to validate the proposed theory with the cutoff frequency of 3.6 GHz. From the measurement, maximum gain of 14.5dB and minimum gain of 12.3dB were achieved In the operation band. Moreover, measured efficiency of the proposed distributed amplifier is 25.6% at 3 GHz, which is 7.6%, higher than the conventional distributed amplifier. Measured output power Is about 10.9dBm, achieving 1.7dB higher output power than the conventional one. Those improvement is thought to be based on the cancellation of refersed current.

• Journal of the Institute of Electronics and Information Engineers
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• v.51 no.11
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• pp.94-100
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• 2014

In this paper, a design of low power Current-Reuse Voltage Controlled Oscillator (VCO) which has wide tuning range about 1.95 GHz ~ 3.15 GHz is presented. Class-C type is applied to improve phase noise and 2-Step Auto Amplitude Calibration (AAC) is used for minimizing the imbalance of differential VCO output voltage which is main issue of Current-Reuse VCO. The mismatch of differential VCO output voltage is presented about 1.5mV ~ 4.5mV. This mismatch is within 0.6 % compared with VCO output voltage. Proposed Current-Reuse VCO is designed using CMOS $0.13{\mu}m$ process. Supply voltage is 1.2 V and current consumption is 2.6 mA at center frequency. The phase noise is -116.267 dBc/Hz at 2.3GHz VCO frequency at 1MHz offset. The layout size is $720{\times}580{\mu}m^2$.