• Journal of the Institute of Electronics Engineers of Korea SD
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• v.44 no.2
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• pp.86-94
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• 2007

The NoC (network-on-chip) approach is a promising solution to the increasing complexity of on-chip communication problems because of its high scalability. But, NoC applications generally consume a lot of power, because they require a large design space to accommodate many parallel IPs and network communication channels. It is not easy to analyze the power consumption of NoC applications with conventional simulation methods using simple power models. In addition, there are also many limitations in using sophisticated simulation models because they require long execution time and large efforts. In this paper, we apply a cycle-accurate energy measurement technique and tool to the FPGA prototypes, which are generally used to verify the correctness of SoC designs, as a practical indication of the power consumption of real NoC applications. An NoC-based JPEG encoder implementation is used as a case study to demonstrate the effectiveness of our approach.

• Journal of the Institute of Electronics Engineers of Korea TC
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• v.44 no.6 s.360
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• pp.1-8
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• 2007

In wireless sensor network which uses limited battery, power consumption is very important factor for the survivality of the system. By using low-power communication to reduce power consumption, error rate is increased in typical conditions. This paper analyzes power consumption of specific error control coding (ECC) implementations. With identical link quality, ECC provides coding gain which save the power for transmission at the cost of computing power. In sensor node, transmit power is higher than computing power of Micro Controller Unit (MCU). In this paper, Viterbi algerian is applied to the low-transmit-power sensor networks in terms of network power consumption. Practically, Viterbi algorithm presents 20% of reduction of re-transmission in compared with Auto Repeat Request (ARQ) system. Furthermore, it is observed that network power consumption is decreased by almost 18%.

• Journal of the Korea Academia-Industrial cooperation Society
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• v.11 no.1
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• pp.119-124
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• 2010

The MAC layer in ad-hoc network which makes network of nodes without infrastructure for a time has became an issue to reduce delay, allocate fairly bandwidth, control TX/RX power and improve throughput. Specially, the problem to reduce power consumption in ad-hoc network is very important part as ad-hoc devices use the limited battery. For solution of the problem, many power control algorithms, such as distribute power control, PCM (Power Control MAC) and F-PCF (Fragmentation based PCM), are proposed to limit power consumption until now. Although the algorithms are designed to minimize power consumption, the latency communication zone is generated by power control of RX/TX nodes. However the algorithms don't suitably reuse the space. In this paper proposes the algorithm to improve data throughput through Spatial Reuse based on a power control method.

• Proceedings of the Korean Information Science Society Conference
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• 2011.06b
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• pp.450-453
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• 2011

반도체 공정 기술의 발달에 따라 프로세서의 성능은 비약적으로 증가하였다. 특히 최근에는 하나의 프로세서에 여러 개의 코어를 집적한 멀티코어 프로세서 기술이 급속도로 발달하고 있는 추세이다. 멀티코어 프로세서는 동작주파수를 높여 성능을 개선하는 싱글코어 프로세서의 한계를 극복하기 위해 코어 개수를 늘림으로써 각각의 코어가 더 낮은 동작주파수에서 실행할 수 있도록 하여 소모 전력을 줄일 수 있다. 또한 다수의 코어가 동시에 연산을 수행하기 때문에 싱글코어 프로세서보다 더 많은 연산을 효율적으로 수행하여 사용률이 크게 높아지고 있지만 멀티코어 프로세서에서는 다수의 코어를 단일 칩에 집적하였기 때문에 전력밀도의 증가와 높은 발열이 문제가 되고 있다. 이와 같은 상황에서 본 논문에서는 듀얼코어 프로세서를 탑재한 시스템과 쿼드코어 프로세서를 탑재한 시스템의 소모 전력과 온도를 실제 측정하고 시뮬레이션을 통해 얻은 가상 시스템의 결과를 비교, 분석함으로써 실제 측정 결과와 시뮬레이션 결과가 얼마나 유사한지를 살펴보고, 차이가 발생하는 원인에 대한 분석을 수행하고자 한다. 실험결과, 실제 시스템을 측정한 결과와 시뮬레이션을 통한 가상 시스템의 결과는 매우 유사한 추이를 보이는 것으로 나타났다. 하지만 실제 시스템의 소모 전력과 온도의 증가비율은 가상 시스템의 소모 전력과 온도의 증가비율과는 다른 경향을 보이는 것을 확인하였다.

• Journal of KIISE:Computing Practices and Letters
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• v.15 no.5
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• pp.315-321
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• 2009

Remote water meter monitoring is essential in U-city applications, whoγe digital water meter is a key component. While there are several kinds of water meters, the way to use has sensors has the merit of better preciseness, but the drawback of more power consumption. In this paper, we suggest an advanced sensing algorithm to diminish the power consumption while keeping the quality of preciseness. Our approach is to use less precise hall sensor for detecting the start of water impeller rotation with lower power consumption. During the rotation, a high precision hall sensor is used to meter the amount of water consumption. Our algorithm is analyzed to get 2 times lower power consumption than the previous algorithm.

• Proceedings of the Korean Information Science Society Conference
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• 2005.11a
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• pp.835-837
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• 2005

이동기기들이 늘어가고 있는 추세에서 기기들의 구성품인 디지털 회로들의 테스트 시간과 전력소모는 성능에 상당한 영향을 미친다. 테스트 시간을 줄이는 방법은 병렬 코어 테스트 방법으로 줄일 수 있으나, 다양한 코어들이 동시에 테스트 되면 많은 전력 소모를 야기 시킨다. 스캔 구조를 기반으로 한 회로에서 전력 소모는 테스트 데이터의 불필요한 천이에 의해 많이 발tod한다. 그러므로 스캔 체인을 수정함으로 인해 입력 값과 출력 간의 천이를 줄일 수 있다. 제안하는 스캔 체인의 수정은 스캔 셀의 재배치와 특정한 회로의 추가로 이루어진다. 또한 회로의 추가는 그에 적합한 그룹화를 시킴으로써 최소의 수를 결정한다. 천이 주기를 해석하여 효과적인 알고리즘을 세움으로써 최적의 스캔 체인구조와 그룹을 구함으로써 전력 소모를 최소화할 수 있다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2010.07a
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• pp.392-393
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• 2010

본 논문에서는 최근 모바일 디스플레이로 각광 받고 있는 OLED 디스플레이를 위한 영상 화질 개선 기법을 제안한다. OLED 디스플레이는 영상의 화소값을 개별적으로 조정함으로써 전력 소모를 조정할 수 있다. 이러한 OLED의 특성과, 영상 화질 개선의 대표적인 기법인 히스토그램 수정 기법을 이용하여 전력소모를 최소화 하는 영상 화질 개선 기법을 제안한다. 제안하는 기법에서는 먼저 OLED 디스플레이의 소모 전력을 추정하고, 입력 영상의 히스토그램 수정을 통하여 얻어지는 전달함수를 이용하여 영상을 변환한다. 모의실험을 통하여 영상을 표현하기 위한 소모 전력이 효과적으로 감소함을 확인한다.

• Proceedings of the Korean Information Science Society Conference
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• 2006.06a
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• pp.388-390
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• 2006

컴퓨터 연구에 있어서 과거에는 주로 성능 향상을 위한 연구가 진행되었으나, 최근에는 모바일, 유비쿼터스 환경의 도래와 함께 성능에 비례한 전력 소모 문제가 최대의 연구 과제로 대두되고 있다. 전력 소모문제는 컴퓨터 시스템 중 가장 큰 부분을 차지하는 마이크로프로세서를 비롯하여 그래픽 프로세서 메모리, 하드디스크 드라이브를 포함하는 I/O 디바이스, 그리고 메인보드에서 소모되는 누설 전류에 이르기까지 다양한 부문에서 연구되어 지고 있다. 본 논문에서는 각 구성 요소를 모두 포함하는 컴퓨터 시스템에 있어서 전력 소모를 감소하기 위한 주파수 스케일링 방법을 설계 구현하고, 컴퓨터 시스템 레벨에서의 전력 감소 효과를 제시한다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.26 no.8B
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• pp.1092-1099
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• 2001

본 논문에서는 무선 통신 시스템의 중간주파수 처리 단을 디지털로 신호 처리하는 DDC(Digital Down Converter)의 저전력 아키텍처를 제안한다. FIR 필터의 계산량을 줄이기 위해서 개발된 Interpolated FIR 필터가 DDC의 데시메이션 필터로 널리 사용되고 있다. 본 논문은 이와 같은 Interpolated FIR 필터의 개념이 IIR 필터에도 적용될 수 있음을 보이고, 전력 소모와 구현 면적이 기존의 Interpolated FIR 구조보다 더욱 감소된 Interpolated IIR 필터 구조를 제안하였다. CDMA IS-95 DDC 사양의 데시메이션 필터를 FIR 구조, Interpolated FIR 구조, IIR 구조, Interpolated IIR 구조로 구현하여 이 4가지 구조들의 전력소모와 구현 면적을 비교하였으며 제안된 Interpolated IIR 구조가 기존의 Interpolated FIR 구조에 비하여 15.2%의 소모전력 감소와 35.3%의 구현면적의 감소를 달성할 수 있음을 보인다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2004.11a
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• pp.129-133
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• 2004

이 연구는 DVB-H 수신기의 전력소모를 줄이기 위한 새로운 동기방법을 제안하였다. DVB-H 시스템에서는 수신기의 전력소모글 줄이기 위하여 Time-Slicing 방법을 사용하는데 버스트 주기가 작을수록 수신기의 유효동작시간 이 줄어들게 되어 전력소모가 감소된다. 수신기의 유효동작시간에는 버스트를 동기화하기 위한 시간이 포함되므로 이 동기화시간을 줄이면 DVB-H 수신기의 전력소모를 줄일 수 있다. 제안방식은 한 프레임(68개 OFDM 심볼) 또는 연속된 5개의 OFDM 심볼을 이용하는 기존방식과 달리 이전 수신버스트의 OFDM 심볼 네 개 또는 송신기의 OFDM 심볼 네 개와 현재 수신되는 심볼 1개를 사용하기 때문에 동기시간을 1/68 또는 1/5 까지 줄일 수 있다. 제안방식의 강건성을 분석하기 위하여 다양한 이동수신 채널환경에서 최소보호비를 구하여 기존 방식과 비교 분석하였다.