• Journal of the Korean Magnetics Society
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• v.9 no.6
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• pp.301-305
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• 1999

NiFe(60$\AA$)/Co(5$\AA$)/Cu(60$\AA$)/Co(30$\AA$) spin valve thin films were patterned into magnetoresistive random access memory (MRAM) cells by a conventional optical lithography process and their output and switching properties were characterized with respect to the cell size and geometry. When 1 mA of constant sense current was applied to the cells, a few or a few tens of mV of output voltage was measured within about 30 Oe of external magnetic field, which is an adequate output property for the commercializing of competitive MRAM devices. In order to resolve the problem of increase in the switching thresholds of magnetic layers with the downsizing of MRAM cells, a new approach using the controlled shape anisotropy was suggested and interpreted by a simple calculation of anisotropy energies of magnetic layers consisting of the cells. This concept gave a reduced switching threshold in NiFe(60$\AA$)/Co(5$\AA$) layer consisting of the patterned cells from about 15 Oe to 5 Oe and it was thought that this concept would be much helpful for the realization of competitive MRAM devices.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.02a
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• pp.253-253
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• 2010

Silicon-oxide-nitride-oxide-silicon (SONOS) 구조를 가지는 플래쉬 메모리 소자는 기존의 플래쉬 메모리 소자에 비해 쓰고 지우는 속도가 빠르고, 데이터의 저장 기간이 길며, 쓰고 지우는 동작에 의한 전계 스트레스에 잘 견뎌내는 장점을 가지고 있다. 그러나 SONOS 형태의 플래쉬 메모리 소자에 대한 전기적 특성에 대한 연구는 많이 진행되었으나, SONOS 형태의 플래쉬 메모리에서 소자의 셀 사이즈가 감소함에 따라 발생하는 인접한 셀 간의 간섭 현상에 대한 연구는 상당히 미흡하다. 본 연구에서는 SONOS 형태의 플래쉬 메모리에서 소자의 셀 사이즈가 작아짐에 따라 발생하는 인접한 셀 간의 간섭 현상에 대해 조사하였다. SONOS 형태의 플래쉬 메모리소자의 터널링 산화막, 질화막과 블로킹 산화막의 두께를 결정하였고, 각 셀의 크기가 감소함에 따라 발생하는 소자의 전기적 특성을 3차원 시뮬레이션 툴인 Sentaurus를 사용하여 계산하였다. 병렬 캐패시턴스에 의해 셀들 사이에 발생하는 커플링 효과를 확인하기 위해 선택한 셀의 문턱 전압이 주변 셀들의 프로그램 상태에 의해 받게되는 영향을 관찰하였다. 본 연구에서는 셀 사이에 간섭 방지층을 삽입함으로 인접 셀 간 발생하는 간섭현상의 크기를 크게 줄일 수 있음을 시뮬레이션 결과를 통하여 확인하였다. 이때 간섭 방지층의 깊이에 따라 감소하는 문턱전압의 변화량을 계산하였고, 방지층을 충분히 깊게 제작함으로 셀 간 간섭 현상을 막을 수 있음을 확인 하였다.

• Applied Chemistry for Engineering
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• v.25 no.5
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• pp.526-530
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• 2014

Polystyrene-poly(etheramic acid) core-shell particles were prepared by dispersion polymerization of styrene using poly(etheramic acid) obtained by the reaction of 2,2'-bis[4-(3,4-dicarboxyphenoxy) phenyl]propane dianhydride and 3,5-diamniobenzoic acid as a stabilizer. 4-Vinylbenzyltrimethylammonium chloride was used as a comonomer to increase the binding efficiency of poly(etheramic acid). When the ethanol-water mixture (7 : 3) was used as a reaction medium, particles were stabilized well and the size distribution of particles was fairly narrow. The particle size increased with the amount of styrene. The particles polymerized in the dimethylformamide-water mixture had a broad size range. Polystyrene-poly(etheramic acid) core-shell particles were transformed to polystyrene-polyetherimide core-shell particles by the chemical imidization of shells.

• Proceedings of the Korea Water Resources Association Conference
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• 2015.05a
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• pp.175-175
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• 2015

기후변화로 인한 환경문제가 심각하게 대두되고 있는 상황에 하천으로 유입되는 토사에 대한 저감공법에 대한 연구가 활발히 이루어지고 있다. 토사 유출양을 산정하기 위해서는 여러 수문모형을 사용하고 있으며 이에 따른 입력자료에 대한 정확성을 요구하고 있는 실정이다. 하지만 입력 자료 중 DEM의 규격에 따른 특별한 규제가 없어 정량화된 규격을 사용하지 않고 있다. 이에 본 연구에서는 수문모형의 입력자료인 DEM의 셀 사이즈 크기 변화에 따른 토사유출 모의 결과의 변화를 확인하고자 한다. DEM의 셀 사이즈의 크기 변화에 따른 토사유출 모의를 위해 선정된 지역은 미국 위스콘신 주의 산악지형을 가지는 소유역 2곳과 평지지역을 가지는 소유역 2곳을 선정하여 연구를 진행했다. 토사유출량을 산정하기 위해 사용된 모형은 미국 농무성에서 개발되어 공급하고 있는 Arc SWAT을 사용하여 모의하였으며 사용된 DEM의 셀 사이즈는 10m, 30m, 50m, 100m의 규격으로 진행하였다. 모의된 결과를 대표적인 보정 및 검증 모형인 SWAT-CUP을 사용하여 보정 및 검증을 진행하였다. SWAT-CUP을 이용하여 추출해낸 Best parameter를 모든 조건에 동일하게 적용한 뒤 검정을 진행한 결과 DEM의 셀 사이즈 변화에 따른 토사 유출량에 많은 차이가 나타났으며 셀 사이즈크기가 작아질수록 좀 더 많은 양의 토사 유출량을 산정하는 것으로 확인하였다. 본 연구를 통해 DEM 셀 사이즈의 정량화의 필요성을 확인하였으며, 앞으로 진행될 토사 유출 관리를 위한 연구에 많은 도움을 줄 것이라 판단된다.

• Proceedings of the Korean Operations and Management Science Society Conference
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• 2001.10a
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• pp.132-135
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• 2001

마이크로셀 시스템에서 트래픽(통화량) 성능은 가입자(사용자)들의 이동성에 민감한 영향을 받는다. 셀 내 체류시간 및 채널점유시간은 이동 속도 및 방향의 추계적인 변화에 의하여 특성지어진다. 셀 내 체류시간은 채널점유시간과 같은 통화량 성능을 분석하는데 기초적으로 이용되는 중요한 정보를 제공한다. 차세대 이동통신 네크워크로 진화해 가는 과정에서 증가하는 사용자들의 접속요청을 수용하고 주파수 효용도를 높이기 위하여 셀의 크기는 매우 작아진다. 셀의 크기가 작아질수록 통화량 성능은 사용자들, 특히 보행자들의 가변적인 이동성에 더욱더 영향을 받게된다. 단순화된 모형을 이용한 기존연구는 제2세대 이동통신에서는 수용할만한 정확성을 보였으나, 통화량 분포의 변화가 시간적으로 크고, 보행자의 이동성에 영향을 많이 받는 picocell (피코셀)의 특성을 적절히 반영하지 못하여 성능분석의 정확성을 기대하기 어렵다. 보행자의 가변적인 이동성을 수리적으로 분석하기 '위하여 랜덤 웍 (random-walk)모형을 적용하여 기존의 연구보다 개선시킨 확률모형을 제안한다. 제안된 모형으로 추계적 상관관계가 있는 보행자 이동성의 가변적 특성을 분석할 수 있다. 주요 통화량 성능지표를 제안된 모형으로 분석하였다.

• Proceedings of the KIPE Conference
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• 2014.07a
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• pp.397-398
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• 2014

Phase Shifted PWM은 각각의 셀이 동일한 스위칭 주파수로 PWM을 수행하므로 전압지령의 크기와 관계없이 셀 간의 전력은 동일하나, 각 셀 출력 전압의 위상이 다르므로 무부하 운전이나 부하의 급변동 시 발생하는 회생이 특정 셀에 집중되고 전압지령과 실제 출력전압 사이의 위상 차이가 존재하는 단점을 가지고 있다. 반면 기존 Level Shifted PWM은 전압지령의 크기에 따라 각 셀 간의 스위칭 조건이 다르고 동일 전력 분배가 되지 않는 문제를 가지고 있어 이를 개선하는 Level Shifted PWM 방법에 대해서는 이미 연구가 진행된 상태이다. 본 논문에서는 제어기가 분산화된 H-브릿지 멀티레벨 인버터에 각 셀의 스위칭 조건을 동일하게 유지하는 Level Shifted PWM을 적용하기 위해서 전압지령을 보정하는 방법을 사용하였고 시뮬레이션과 시험을 통해 제어기가 분산화된 H-브릿지 멀티레벨 인버터에 적용 가능함을 증명하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2015.08a
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• pp.200.1-200.1
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• 2015

Charge trap flash (CTF) 메모리 소자는 기존의 플로팅 게이트를 사용한 플래시 메모리 소자에 비해 쓰고 지우는 속도가 빠르고, 소비 전력이 적으며, 쓰고 지우는 동작에 의한 전계 스트레스에 잘 견뎌내는 장점을 가지고 있다. 그러나 CTF 메모리 소자에서도 메모리 셀의 크기가 작아짐에 따라 셀 사이의 간섭 효과를 무시할 수 없다. 인접 셀 간의 간섭현상은 측정 셀의 문턱전압을 예측할 수 없게 변화시켜 소자 동작의 신뢰성을 낮추고 성능을 저하시킨다. 본 논문에서는 셀 사이의 간섭을 줄이고 소자의 성능을 향상시키기 위해 charge trap 층에 금속 공간층을 삽입한 CTF메모리 소자의 전기적인 특성에 대해 연구하였다. 금속 공간층을 갖는 CTF 메모리 소자는 기존 CTF 메모리 소자의 트랩층 양 측면에 절연막과 금속 공간층을 증착시켜 게이트가 트랩층을 감싸는 구조를 갖는다. 인접 셀 사이에 발생하는 간섭 현상과 전계 분포를 분석하였다. 프로그램 동작 시CTF 메모리 소자 내에 형성되는 전계의 분포와 크기를 계산함으로 금속 공간층이 인접한 셀에서 형성된 전계를 차폐시켜 셀 간 간섭 현상을 최소화하는 것을 확인하였다. 이러한 결과는 인접 셀 간의 간섭현상을 최소화하면서 소자 동작의 신뢰성이 향상된 대용량 메모리 소자를 제작하는데 도움을 줄 수 있다.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.02a
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• pp.125-125
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• 2011

Silicon-oxide-silicon nitride-oxide silicon (SONOS) 구조를 가진 플래쉬 메모리 소자는 기존의 floating gate (FG)를 이용한 플래쉬 메모리 소자에 비해 구동 전압이 낮고, 공정 과정이 간단할 뿐만 아니라 비례 축소가 용이하다는 장점 때문에 차세대 플래쉬 메모리 소자로 많은 연구가 진행되고 있다. SONOS 구조를 가진 플래쉬 메모리에서 소자의 셀 사이즈가 감소함에 따라 발생하는 인접한 셀 간의 간섭 현상에 대한 연구가 소자의 성능 향상에 필요하다. 본 연구에서는 SONOS 구조를 가진 플래쉬 메모리에서 소자의 셀 사이즈가 작아짐에 따라 발생하는 인접한 셀 간의 간섭 현상에 대해 recess field 의 깊이에 따른 변화를 조사하였다. 게이트의 길이가 30nm 이하인 SONOS 구조를 가진 플래쉬 메모리 소자의 구조에서 recess field의 깊이의 변화에 따른 소자의 전기적 특성을 삼차원 시뮬레이션 툴인 sentaurus를 사용하여 계산하였다. 커플링 효과를 확인하기 위해 선택한 셀의 문턱전압이 주변 셀들의 프로그램 상태에 미치는 영향을 관찰하였다. 본 연구에서는 SONOS 구조를 가진 플래쉬 메모리에서 셀 사이에 recess field 를 삽입함으로 인접 셀 간 발생하는 간섭현상의 크기를 줄일 수 있음을 시뮬레이션 결과를 통하여 확인하였다. 시뮬레이션 결과는 recess field 깊이가 증가함에 따라 인접 셀 간 발생하는 간섭현상의 크기가 감소한 반면에 subthreshold leakage current가 같이 증가함을 보여주었다. SONOS 구조를 가진 플래쉬 메모리 소자의 성능향상을 위하여 recess field의 깊이를 최적화 할 필요가 있다.

• The Magazine of the IEIE
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• v.32 no.10 s.257
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• pp.65-70
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• 2005

강 유전체 메모리(FRAM)와 상 변화 메모리(PRAM)는 기존의 메모리들이 갖고 있는 문제점들을 해결할 수 있는 이상적인 메모리로 주목 받고 있다. 현재 FRAM과 PRAM을 구현하는데 있어서 가장 큰 어려움은 셀의 크기와 대용량이다. 따라서 신 메모리의 셀 크기를 결정짓는 중요 요소들과 이를 해결할 수 있는 공정 기술들에 대하여 살펴보았다.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.02a
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• pp.449-449
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• 2012

플라즈마 디스플레이 패널(PDP)은 가격 경쟁력이 뛰어나고 빠른 반응 속도를 기반으로 한 생생한 화질이 구현 가능한 장점에 힘입어 대형 평판 디스플레이 시장에서 주도적인 위치를 점하여 왔다. 이러한 특징을 갖고 있는 PDP는 최근 성장세를 보이고 있는 PID (Public Information Display) 시장에서도 그 효력을 발휘할 것으로 보인다. 따라서 기존의 HD급이나 Full HD급 미소 방전셀이 아닌 대면적 방전셀을 적용한 PDP 의 방전 특성에 대한 연구가 중요할 것으로 생각된다. 본 논문에서는 ITO 전극 간격 및 전극 폭, 격벽의 폭 및 높이 등 PDP 의 방전 특성에 영향을 미치는 요소들의 수치를 변화시켜 가며 대면적 방전셀을 적용한 PDP의 기본적인 방전 특성을 살펴보고자 하였다. 이를 바탕으로 대면적 방전셀 PDP에서 고효율을 달성하기 위해 필요한 인자의 설계 방향을 제시해보고자 하였다. 본 논문에서 연구된 PDP는 0.862.58 mm의 셀의 크기를 갖도록 설계하였다. 앞서 제시한 바와 같이 구조 변수의 최적화를 위하여 ITO 전극 간격은 80~1, 전극의 폭은 250~750로 다양하게 주어 상판을 제작하였고 격벽의 폭은 100~200, 높이는 150~300까지 다양한 크기를 가지는 하판을 제작하여 박막 증착, 합착, 가열 배기 등의 과정을 통하여 최종적으로 2인치 크기의 테스트 패널을 제작하여 각 패널별 전압 변화, 휘도, 효율 특성 등이 분석되었다. 실험 결과 격벽 폭 150, 높이는 300일 때 negative glow 방전이 안정적으로 형성될 수 있었음을 확인하였고 최적화된 격벽 수치를 기반으로 다양한 ITO 전극 간격 및 전극 폭을 적용한 패널의 방전 특성을 분석할 수 있었다. 이러한 일련의 실험 결과들을 기반으로 향후 대면적 방전셀의 방전 전압을 낮추고 발광 효율을 개선하는데에 있어서 3전극의 면방전 구조를 가지는 PDP 의 셀을 설계하는데에 있어서 올바른 방향을 마련할 수 있을 것이라 생각된다.