• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2004년도 봄 학술발표논문집 Vol.31 No.1 (B)
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• pp.349-351
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• 2004

STATEMATE는 Statecharts로 시스템의 행위를 설계하는 도구이다. 근래 들어. STATEMATE MAGNUM은 설계 뿐 아니라 모델체킹을 이용한 정형검증의 기능을 가지고 있다. 모델체킹은 상태 기반의 설계명세 된 시스템을 시제 논리로 그 요구 명세를 기술하여 설계명세가 요구명세를 만족시키는지를 검증하게 된다. 하지만 설계명세가 큰 경우, 모델체킹 시 상태폭발을 일으켜 시스템을 검증하지 못하게 한다. 모델체킹의 상태 폭발을 줄이기 위해서는 기본적으로 모델체커의 알고리즘을 개선시키거나, 모델을 추상화시킨다. 본 연구에서는 모델을 추상화시키더라도 검증 결과에는 별 영향을 주지 않는 부분을 추상화하고, 검증 결과에 직접 적인 영향을 주는 부분을 상세 명세하는 기법을 적용하여 실시간 운영체제의 코드를 어떻게 검증을 하는지를 보여준다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2001년도 가을 학술발표논문집 Vol.28 No.2 (3)
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• pp.22-24
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• 2001

내장형 시스템은 산업 전반에 다양한 방법으로 응용되고 있다. 하지만 항공 분야나 원자력 분야의 내장형 시스템은 안정성과 신뢰성이 절대적으로 보장되어야 하는 시스템으로 피 설계부터 구현에 이르기까지 다양한 방법으로 검사되고 검증되어야 한다. 본 논문에서는 내장형 시스템의 통합설계를 위한 기반으로 하드웨어 설계 언어인 Verilog를 입력 언어로 받아들여 이를 정형검증 도구인 VIS를 통하여 검증한 다음 이를 바로 구현하는 방법론 및 예를 보이고자 한다. 이러한 방법을 통해 내장형 시스템의 안정성과 신뢰성의 수준을 향상시키고자 한다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2021년도 추계학술대회
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• pp.305-306
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• 2021

다양한 센싱 데이터를 수집하는 시스템은 복잡하게 구성되어 있다. 따라서 그 기능에 대한 검증을 수행하는 절차를 설계하는 것이 매우 중요하다. 이러한 환경에서 개발된 시스템의 통합 검증 프로세스를 설계하기 위해서, 본 논문에서는 다양한 센싱 데이터를 수집하는 시스템을 검증하는 절차에 대해 설계한다.

• 한국산학기술학회:학술대회논문집
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• 한국산학기술학회 2010년도 춘계학술발표논문집 1부
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• pp.357-359
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• 2010

본 논문에서는 논리 설계를 위해서 I-ROB 3000이라는 로봇 키트를 사용하여 논리 설계를 검증하였다. 이 검증에는 iRoV-Lab 3000의 장착된 로봇 모듈인 FPA 모듈,Stepper Motor 모듈,적외선 송수신센서 모듈, 카메라 모듈,RF 모듈 LED,TEXT LCD, 7-segment를 제어하기 위한 FPGA를 사용하며,FPGA설계를 위해 Schematic Design 또는HDL에 대해 연구한다.로봇 설계 시스템의 내부구조를 이해하고 개발환경을 구축할수 있다. 로봇의 구성요소와 각각의 구성요소(Sensor 모듈,display 모듈, Stepper Motor 모듈,RF 모듈)의 동작 원리를 개발한다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2002년도 봄 학술발표논문집 Vol.29 No.1 (A)
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• pp.520-522
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• 2002

SoC 설계의 검증 비용이 전체 설계 비용의 70%를 차지한다. 이런 검증을 위한 노력과 시간을 줄이기 위해서는 SoC 설계 검증 수준을 시그널 수준 또는 사이클 수준에서 트랜잭션 수준으로 높여야 할 필요성이 있으며, 또한 그렇게 하는 것이 바람직하다. 이 논문은 IP의 인터페이스를 통해 수행되는 트랜잭션을 사이란 수준에서 기술하는 트랜잭션 중심의 인터페이스 기술 언어로부터 트랜잭션 모니터 모듈을 생성하는 방법을 제시한다. 트랜잭션 모니터모듈은 시뮬레이션을 통한 검증에 파형을 통한 결과의 관찰대신, 트랜잭션 단위의 결과의 관찰을 가능하게 함으로써 검증시간을 줄이는데 공헌할 것으로 기대된다.

• 한국정보보호학회:학술대회논문집
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• 한국정보보호학회 2003년도 동계학술대회
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• pp.533-537
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• 2003

보안 시스템의 안전성을 분석하기 위해서는, 정형적 방법론을 사용하여 보안 시스템에 대한 이론적인 수학적 모델을 정형적으로 설계하고, 보안 속성을 정확히 기술해야만 한다. 본 논문에서는 보안 시스템의 안전성을 검증하기 위한 보안모델의 구성요소와 안전성 검증방법을 설명한다. 그리고 보안모델을 설계하고 안전성을 분석하기 위한 SEW(Safety Evaluation Workshop)의 전체 구조와 SPR(Safety Problem Resolver) 정형검증도구의 검증방법 및 기능에 대해 소개하고자 한다.

• 융합신호처리학회논문지
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• 제10권4호
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• pp.274-279
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• 2009

시스템수준 설계방법론에서 널리 사용하고 있는 설계흐름도는 시스템명세, 시스템수준의 HW/SW 분할, HW/SW 통합설계, 가상 또는 물리적 프로토타입을 이용한 통합검증, 시스템통합으로 구성된다. 본 논문에서는 SystemVerilog와 SystemC를 기반으로 하여 신속한 기능검증이 가능한 native-code 통합검증환경과 클럭수준 검증까지 가능한 계층화 통합검증환경을 각각 구현하였다. Native-code 통합검증환경은 시스템수준 설계언어인 SystemC를 이용하여 HW/SW 분할단계를 수행한 후, SoC 설계의 HW부분과 SW부분을 각각 SystemVerilog와 SystemC로 모델링하여 상호작용을 하나의 시뮬레이션 프로세스로 검증한다. 계층화된 SystemVerilog 테스트벤치는 임의의 테스트벡터를 생성하여 DUT의 모서리 시험을 포함하는 검증환경으로 본 논문에서는 SystemC를 도입하여 다중 상속을 가지는 통합검증환경의 구성요소를 먼저 설계한 후, SystemVerilog DPI와 ModelSim 매크로를 이용하여 SystemVerilog 테스트벤치와 결합된 통합검증환경을 설계한다. 다중 상속은 여러 기초클래스를 결합한 새로운 클래스를 정의하여 코드의 재사용성을 높이는 장점을 가지므로, 본 논문의 SystemC를 도입한 통합검증환경 설계는 검증된 기존의 코드를 재사용할 수 있는 이점을 가진다.

• 대한전자공학회논문지SD
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• 제47권2호
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• pp.106-114
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• 2010

본 논문은 기가 스케일 System on Chip(SoC)를 위한 통합 설계 및 검증 플랫폼을 제안한다. VLSI 집적도의 발달로 그 복잡도가 증가하여 기존의 RTL 설계 방식으로는 그 생산성 차이(Production Gap)를 극복할 수 없게 되었다. 또한, 검증 차이(Verification Gap)의 증가로 검증 방법론에도 커다란 변혁이 필요하게 되었다. 본 플랫폼은 기존의 상위 수준 합성을 포함하며, 그 결과물을 이용하여 저 전력 설계의 전원 인식 검증 플랫폼과 검증 자동화를 개발하였다. 상위 수준 합성 시 사용되는 Control and Data Row Graph (CDFG)와 고 입력인 상위 수준 언어와 RTL를 기반으로 한 검증 플랫폼 자동화와 전원 인식 검증 방법론을 개발하였다. 검증 플랫폼에는 자동 검사 기능을 포함하고 있으며 Coverage Driven Verification을 채택하고 있다. 특히 전원 인식 검증을 위하여 개발된 조건 랜덤 벡터 생성 알고리듬을 사용하여 랜덤 벡터의 개수를 최소 5.75배 감소시키는 효과를 가져왔고, 전원과 전원 셀에 대한 모델링 기법을 이용하여 일반적인 로직 시뮬레이터 툴을 통해서도 전원 인식 검증을 가능하게 하였다. 이러한 통합된 설계 및 검증 플랫폼은 시스템 수준의 설계에서 검증, 합성에 이르는 전 설계 흐름을 완전 자동화 하여 상위 수준의 설계와 검증을 가능하게 하고 있다.

• 한국추진공학회:학술대회논문집
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• 한국추진공학회 1999년도 제13회 학술강연논문집
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• pp.5-5
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• 1999

3단형 과학로켓(KSR-III)의 기본형 및 응용형에 공통으로 사용되는 주엔진은 액체산소를 산화제로, 케로신을 연료로 사용하는 액체추진기관이다. 엔진 기본설계를 통하여 로켓 임무 요구사항에 부합되도록 엔진 각 부분의 기본제원을 설정하였고, 엔진의 형상을 결정하였다. 설계된 엔진의 성능검증 작업은 분사시험용 엔진, 축소형 엔진, 엔지니어링 모델 및 비행시험모델의 설계/제작/시험을 통하여 순차적으로 수행할 계획이다. 본 연구는 3단형 과학로켓 엔진의 기본설계 및 성능검증 계획에 관한 것이다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2001년도 봄 학술발표논문집 Vol.28 No.1 (A)
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• pp.43-45
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• 2001

본 논문에서는 MPEG 비디오 코어 프로파일 디코더 ASIC 상위 구조 설계를 시스템 수준에서 검증하는 기법을 제시한다. 상위 구조 설계는 RISC 프로세서와 펌웨어 그리고 일반 로직이 병존하는 혼합형 구조라는 것과 설계의 상위 단계라는 특징을 가지고 있기 때문에 Verilog HDL과 CSIM 모델 두 가지 모델이 혼합되어 있다. 통합 환경은 C 언어를 이용한 하드웨어 모델링 기법과 PLI를 통한 프로그래밍 언어와 Verilog의 통합 방법을 이용하여 설계 단계에서 각 블록의 특성에 가장 적합한 모델을 이용하여 동작 검증이 가능하도록 하였다.