• Journal of the Korea Institute of Information Security & Cryptology
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• v.7 no.4
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• pp.133-140
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• 1997

본 논문에서는 Reed-Solomon부호의 복호에서 오류위치를 찾는 방법을 제안하고 그 회로를 설계한다. 제안된 오류위치 탐지법을 사용하면, Reed-Solomon복호에서 가장 복잡하고 지연이 많이 걸리는 역원기를 생략할 수 있다. 따라서 기존의 복호기보다 훨씬 간단하고 고속으로 동작하는 Reed-Solomon복호기를 설계할 수 있다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.36 no.11C
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• pp.649-654
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• 2011

In this paper, we show new method to find number of errors in the Reed-Solomon decoder. New design is much faster and has much simpler logic circuit than the former design method. This optimization was possible by very simplified square calculating circuit and parallel processing. The microcontroller of this Reed Solomon decoder can be used for data protection of almost all digital communication and consumer electronic devices.

• The Transactions of the Korea Information Processing Society
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• v.5 no.12
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• pp.3088-3098
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• 1998

The arrangement graph, which is a viable interconnection scheme for parallel and distributed systems, has been proposed as an attactive altemative to the n-cube. However, A fault tolerant design model which is well suitable for the arrangement graph doesn't has been proposd until recently, but fault tolerant design modelsfor many schemes have been proposed ina large number of paper. So, our paper presents a new fault tolerant design technique suited for the arrangement graph. To maintains the previous structures when it ocurs a fault in the current processing, the scheme properly sugbstitutes a fault-componnent into the existing structures by adding a spare component. the first of all, it converts arrangement graph into a circulant graph using the hamiltonian property and then uses automorphism of circulant graph to tolerate faults. Also, We optimize the cost of rate fault tolerant architectures by adding exactly k spare processor while tolerating up to k processor and minimizing the maximum number of limks per processor. Specially, we proposes a new techniue to minimize the maximum number of links.

• Proceedings of the Korean Information Science Society Conference
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• 2005.11b
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• pp.133-135
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• 2005

원자력발전소의 정량적 위험성 평가를 위해서 확률론적 안정성 평가 기법이 이용되고 있다. 확률론적 안전성 평가를 수행하기 위해서는 여러 가지 분야의 다양한 신뢰도 데이터가 필요한데, 이를 위한 각종의 신뢰도 자료 중에 인간의 지각 행위 및 수행 행위로부터 발생하는 인적 오류 확률은 그 특성상 실질적이 오류 확률을 얻기가 매우 어렵다. 그래서 인적 오류 확률을 구하기 위해서는 인간 신뢰도 분석분야의 전문가들이 제안한 인간 신뢰도 분석 방법을 이용하여 인적 오류 확률을 추정한다. 한국 원자력 연구소에서는 이를 위해 인간의 지각 및 수행 행위에서 야기되는 인간 오류 사건을 관리하고 인적 오류 확률을 추정하기 위한 인간 신뢰도 분석 시스템을 개발하고 있다. 본 연구에서는 인간 신뢰도 분석 시스템의 개발 과정 및 데이터베이스 설계 그리고 입출력 시스템의 설계에 관하여 기술하였다.

• Proceedings of the IEEK Conference
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• 1998.06a
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• pp.15-18
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• 1998

본 논문에서는 광대역 CDMA용으로 제안되고 있는 유한체 GF(28) 상의 3중 오류정정 (47, 41) Reed-Solomon 복호기를 설계하였다. 복호법으로는 오류정정 능력이 비교적 작은 경우 매우 효율적인 직접복호법을 이용하였다. 설계된 복호기는 복호지연이 매우 짧으며 기존의 복호기보다 훨씬 간단한 하드웨어로 구현할 수 있는 장점을 가지고 있다.

• The Journal of the Korea Contents Association
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• v.9 no.1
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• pp.81-88
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• 2009

In the previous work, we presented HDTS for locating logical errors in Java programs. The HDTS locates an erroneous method at an execution tree using an algorithmic program debugging technique and locates a statement with errors in the erroneous method using a step-wise program debugging. The technique can remove the unnecessary statements and nodes in debugging using a program slicing technique at the execution tree. So HDTS reduces the number of program debugging. In this paper, we design HDTS system for debugging java programs. We define small subset of Java language and design the translator that translates java source codes and the virtual machine that runs java programs. We design GUI(Graphical User Interface) for debugging.

• Journal of the Institute of Electronics Engineers of Korea TC
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• v.44 no.3 s.357
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• pp.61-67
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• 2007

In Reed Solomon decoder, when there are more than 4 error symbols, we usually use Chien search machine to find those error positions. In this case, classical method requires complex and relatively slow digital circuitry to implement it. In this paper we propose New fast and cost effective Chien search machine design method using Galois Subfield transformation. Example is given to show the method is working well. This new design can be applied to the case where there are more than 5 symbol errors in the Reed-Solomon code word.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.24 no.8A
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• pp.1238-1244
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• 1999

In this paper, a new design of a triple-erroe-correcting (TEC) Reed-Solomon decoder is presented based on direct decoding method which is more efficient for the case of relatively small error correction capability. The proposed decoder requires only 9 GF(2m) multipliers in obtaining the error-locator polynomial and the error-evaluator polynomial, whereas other decoders needs 24 multipliers. Thus, the attractive feature of this decoder is its remarkable simplicity from the point of view of implementation. Futhermore, the proposed TEC Reed-Solomon decoder has very simple control circuit and short decoding delay. Therefore this decoder can be implemented by simple hardware and also save buffer memory which stores received sequence.

• Journal of the Korean Institute of Intelligent Systems
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• v.19 no.2
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• pp.180-184
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• 2009

The memory is very sensitive to the soft error because the integration of the memory increases under low power environment. Error correcting codes (ECCs) are commonly used to protect against the soft errors. This paper proposes a new genetic ECC design method which reduces power consumption. Power is minimized using the degrees of freedom in selecting the parity check matrix of the ECCs. Therefore, the genetic algorithm which has the novel genetic operators tailored for this formulation is employed to solve the non-linear power optimization problem. Experiments are performed with Hamming code and Hsiao code to illustrate the performance of the proposed method.

• Proceedings of the Korean Information Science Society Conference
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• 2006.10a
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• pp.469-474
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• 2006

전통적인 임베디드 시스템 개발은 하드웨어와 소프트웨어가 독립적으로 개발된다. 그러나 시스템 개발 후 오류 발생 시, 하드웨어와 소프트웨어 둘 중 어디에서 발생했는지 알아내기 어려웠다. 따라서 임베디드 시스템 개발을 위해 하드웨어/소프트웨어의 통합 설계 방법이 연구기관들에 의해 제시되어 왔다. 본 논문은 현실적으로 많이 사용되고 있는 일반 임베디드 시스템 개발 방법으로부터 접근하는 HW/SW 통합 개발 방법을 제안하였다. 즉, 이미 만들어진 하드웨어를 설계 단계로 끌어올려 정형 기법을 통해 하드웨어를 설계 및 정형 검증하여 견고한 하드웨어를 만들고, 이를 기반으로 소프트웨어를 정형 명세 및 검증하는 하드웨어/소프트웨어 통합 개발을 수행하였다. 따라서 개발 후 하드웨어 또는 소프트웨어에서 발생할 수 있는 오류를 최소화하고 오류가 발생하였다고 해도 개발 전에 설계상에서 오류를 수정할 수 있어 임베디드 시스템의 신뢰성을 보장하였다. 또한 설계 과정의 어떤 시점에서 개발 중인 가상의 하드웨어가 아닌 개발 완료된 하드웨어의 실제 코드를 테스트할 수 있으므로, 현실적인 임베디드 시스템 개발에 더 효과적인 하드웨어/소프트웨어 통합 개발 방법론을 제시하여 그 효율성을 높였다.