• 천문학회보
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• 제37권2호
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• pp.200.1-200.1
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• 2012

저궤도 위성은 크게 탑재체(Payload) 와 본체(Bus System)로 구성된다. 버스시스템은 다시 여러 서브시스템으로 나뉘는데 그 중의 하나가 원격측정명령계이다. 원격측정명령계는 위성의 각 서브시스템에 대한 정보를 텔레메트리를 사용하여 지상으로 전송하고 지상으로부터 커맨드를 받아서 이에 대한 명령을 수행한다. 이 때 S 대역 송수신기를 통해 RF로 변복조 되어 지상과 통신을 하게 된다. 보통 저궤도 위성의 송수신기는 레인징 기능을 제공하는데 이는 위성의 궤도를 예측하는데 사용된다. 위성의 궤도를 예측하기 위해서는 위치를 알아야 하는데 이 때 지상국에서 일정한 톤 신호를 위성으로 보내 되돌아오는 신호를 측정하여 위상차를 통해 거리를 측정하게 된다. 위성에 탑재되는 송수신기는 설계상 고유의 레인징 신호 지연 값을 가지게 되는데 이는 위성 발사 후 위성과의 거리측정 시 계산에 영향을 미치게 된다. 때문에 이에 대한 정확한 값을 미리 획득하여 발사 후 위성 궤도 예측에 사용되어야 한다. 본 논문에서는 한국항공우주연원에서 개발한 저궤도 위성의 송수신기를 사용하여 정확한 레인징 측정방법을 통해 결과 값을 제시하여 레인징 성능을 확인하고 또한 장기간에 걸친 모니터링을 통해 경향을 파악하여 송수신기의 성능을 확인하여 추후 이를 지상국과 위성사이의 통신에 활용할 수 있게 한다.

• 전기전자학회논문지
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• 제2권2호
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• pp.309-315
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• 1998

본 논문에서는 광대역 종합 통신망 응용을 위한 8b 52 MHz CMOS 서브레인징 (subranging) A/D 변환기 (analog-to-digital converter : ADC)를 제안한다. 제안된 A/D 변환기는 새로운 방식의 동작 순서 기법을 사용하여 기존의 이중 채널 서브레인징 A/D 변환기 동작에 존재하는 홀딩 시간 (holding time)을 제거함으로써 신호 처리 속도 (throughput rate)를 50 % 향상시켰다. 또한, 하위 비트 A/D 변환기에서의 잔류 전압처리에 인터폴레이션 (interpolation) 기법을 이용하여 A/D 변환기의 비교기에 사용되는 프리앰프의 수를 50 % 수준으로 줄임으로써 면적을 감소시켰다. 시제품 A/D 변환기는 0.8 um n-well double-poly double-metal CMOS 공정으로 제작되었고, 측정 결과, 5 V 전원 전압과 52 MHz 샘플링 주파수에서는 230 mW, 3 V 전원 전압 및 40 MHz 샘플링 주파수에서는 60 mW의 전력을 각각 소모한다.

• 전자공학회논문지SC
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• 제39권4호
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• pp.25-35
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• 2002

본 논문에서는 단일 폴리 공정을 기반으로 하여 8b 해상도로 200MHz의 고속 동작을 하기 위해 최적화된 시간 공유 서브레인징 ADC(Analog-to-Digital Converter)를 제안한다. 제안하는 ADC는 높은 정확도를 요구하는 하위 ADC에 이중 채널 구조를 적용하여 높은 샘플링 주파수를 보장하였고, 새로운 기준 전압 인가 방식을 적용하여 기준 전압의 빠른 정착 시간을 얻으면서 동시에 칩 면적을 크게 감소시켰다. 기준 전압을 생성하는 저항열에서는 선형성 및 속도 향상을 위해 기존의 인터메쉬드 구조를 보완한 새로운 저항열을 사용하였다. 8 비트 수준의 정밀도에서 면적 및 전력 소모를 최소화하기 위해 공통 드레인(common- drain) 증폭기 구조를 사용하여 샘플-앤-홀드 증폭기(Sample-and-Hold Amplifier：SHA)를 설계하였으며, 입력단에 스위치와 캐패시터로 구성된 동적 공통 모드 궤환 회로(Dynamic Common Mode Feedback Circuit)를 사용하여 SHA의 동적 동작 범위(dynamic range)를 증가시켰다. 동시에 상위 ADC와 하위 ADC간의 신호 처리를 단순화시키기 위해 상위 ADC에 새로운 인코딩 회로를 제안하였다.

• 한국정보처리학회논문지
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• 제2권1호
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• pp.66-74
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• 1995

이 논문에서는 고속 저전력 분야에 적용하기 위한 8비트, 15MHz A/D 변환기 설계 에 관해 기술한다. 2단 플래시 방식인 서브레인징 구조 A/D 변환기에서 칩 면적을 줄 이기 위해 저항의 수를 감소시킨 전압분할 회로를 설계하였다. 비교기는 80 dB의 이득, 50 MHz의 대역폭, 오프셋 전압이 0.5mV이고, 전압분할 회로의 최대오차는 1mV이다. 설계된 A/D변환기는 ＋5/-5V 공급 전압에 대해 전력소비가 150mW, 지연시간이 65ns 이다. A/D 변환기는 N-well공정을 이용하여 설계하고, 제작하였다. 제안된 변환기는 고속, 저전력, 소형 단일 칩 아날로그-디지탈 혼합 시스템 응용에 적합하다. 시뮬레이 션은 PSPICE를 이용하여 수행하였고, 1차 가공된 칩을 데스트 하였다.