MSC는 ITU에 의해 표준화된, 병행 시스템의 명세를 기술하기 위한 그래픽 형태와 텍스트 형태를 제공하는 언어로서 실시간 시스템 특히 통신 교환 시스템의 특성을 기술하기 위해 자주 사용된다. 통신 시스템이 제대로 동작함을 보이기 위해서는 정형적인 방법을 사용하여 시스템 행위를 검증할 필요가 있다. 통신 소프트웨어를 검증하는 방법 중 하나의 방법으로 유한 상태를 기반으로 하는 방법이 있다. 유한 상태를 기반으로 하는 방법에서는 먼저 시스템 명세에 해당하는 전체 상태 전이 그래프를 생성한 후 이를 바탕으로 model-checking 등의 방법을 사용하여 시스템의 특성을 검증한다. 본 논문에서는 MSC로 기술된 통신 소프트웨어 명세로부터 전체 상태 전이 그래프를 생성하는 방법에 초점을 맞추었다. 시스템 명세에 해당하는 상태 전이 그래프를 생성하기 위해 보다 직관적으로 MSC의 의미론을 표현할 수 있고, 또한 쉽게 전체 상태 전이 그래프를 생성할 수 있는 행위 종속 그래프를 제안하였다. MSC 명세는 일단 행위 종속 그래프로 변환이 되고 이 행위 종속 그래프를 이용하여 전체 상태 전이 그래프가 생성된다.Abstract Message Sequence Chart (MSC) standardized by International Telecommunication Union is a graphical and textual language for describing the specification of concurrent systems. It is frequently used both formally and informally for specifying the behavior of real-time systems, in particular telecommunication switching systems. To ensure that a communication system operates properly, the verification process showing the correctness of system's behavior formally is necessary. One of the verification methods is a finite-state method. In the finite-state method, the global state transition graph (GSTG) is constructed and then safety and liveness properties of systems are verified through a well-known method such as model checking. In this paper, we forcus on the construction of GSTG from the specifications of telecommunication software written in MSC. We suggest Action Dependency Graph (ADG) which can present the semantics of MSC intuitively and also provide a GSTG construction method from ADG. MSC specifications are translated to ADGs and, in turns, the GSTGs are constructed by using these ADGs.
본 논문에서는 시간 제한 조건을 가진 자유 선택 신호 전이 그래프로부터 비동기 회로를 합성하는 방법을 기술한다. 이 방법에서는 상태 그래프를 생성하지 않고 신호 전이 그래프로부터 직접 신호 전이들간의 관계를 구하여 비동기 회로를 합성한다. 본 논문의 합성 방법에서는 자유 선택 신호 전이 그래프를 선택 행위가 없는 결정성 신호 전이 그래프에 대하여 타이밍 분석을 수행하여 임의의 두 신호 전이 사이의 시간 제약 병렬 관계와 시간 제약 인과 관계를 구한다. 다음에는 이 관계들을 이용하여 각 결정성 신호 전이 그래프에 대한 합성을 수행하고 그 결과를 합병함으로써 전체 회로를 합성한다. 실험 결과에 의하면 본 논문에서 제안한 합성 방법은 상태 공간이 큰 회로에 대하여 현저하게 합성시간을 단축시킬 수 있을 뿐 만 아니라 기존의 상태 그래프 기반 합성 방법과 비교하여 거의 같은 면적의 회로를 합성한다.
이해하기 쉽고, 병렬 동작을 표현할 수 있으며, 이식성이 좋은 시각 병렬 프로그래밍 환경인 ESTGVP가 설계, 구현된다. 이를 위해, 기존의 상태 전이 그래프를 동기식 혹은 비동기식 병렬 동작을 포함할 수 있도록 확장시킨 확장 상태 전이 그래프(ESTG)가 제안된다. ESTGVP는, 확장 상태 전이 그래프와 텍스트를 병용하고 있으며, 순차 및 병렬 프로그래밍 작업을 이해할 수 있다. Tcl로 설계 구현되어 있으므로, 다양한 운영체제 환경에서 실행할 수 있어 높은 이식성을 가지고 있다. ESTGVP에 있어서, 주 기능은 편집, 변환, 실행으로 구성되어지며, 필요시 C언어와 Tcl 언어로 변환될 수 있으며, 실행은 Tcl을 기반으로 이루어진다.
신호전이그래프는 비동기식 유한상태기와 더불어 신호수준에서 비동기식 제어회로의 사양을 기술하기 위하여 사용되는 가장 대표적인 사양 기술언어이다. 그러나 신호전이그래프는 설계자에게 친숙한 사양기술언어가 아니며, 결과적으로 비동기식 시스템의 설계자가 목적시스템의 비동기식 제어부를 구성하는 수∼수십개의 비동기식 제어회로에 대한 신호전이그래프를 일일이 고안하고 기술하는 것은 매우 힘들고 시간소모적인 일이다. 본 논문에서는 최근에 제안된 프로세스 중심방식을 이용하여 신호전이그래프를 자동으로 생성하는 방법을 제안하고자 한다. 특히, 제안된 방법은 신호전이그래프의 자동생성 과정에서 신호전이그래프에 기반한 비동기식 논리합성의 고유한 특성들을 주의 깊게 고려하여 준다. 결과적으로 자동 생성된 신호전이그래프로부터 합성된 비동기식 제어회로는 면적, 합성시간, 성능, 구현성의 측면에서 매우 우수하다.
본 논문에서는 자유 선택 신호 전이 그래프와 비동기 유한 상태기로 기술된 회로 명세로부터 직접 속도 독립 회로를 합성하는 시스템에 대해 기술한다. 기존의 상태 그래프 기반의 합성 시스템은 상태의 수가 지수승으로 증가할 수 있기 때문에 큰 규모의 회로에 대해서는 합성에 실패할 수 있다는 문제점을 가지고 있다. 이를 해결하기 위해 여러 직접 합성 방법들이 제안되었는데, 본 논문의 합성 시스템은 마크드 그래프 분할 방법과 임시 전이의 사용을 허용함으로써 합성할 수 있는 회로의 범위를 넓혔다. 기존의 벤치마크 회로에 대한 실험결과 본 합성 시스템은 기존의 상태 그래프 기반의 합성 시스템에 비하여 현저하게 수행 속도를 단축시킬 수 있었고 기존의 직접 합성 시스템에 비하여 보다 확장된 그리고 보다 실용적인 회로 명세를 처리할 수 있었다.
인터넷을 기반으로 웹이 급속하게 성장함에 따라 웹 기반 어플리케이션의 품질이 점차 중요시되고 있다. 이로 인하여 웹 어플리케이션의 품질을 검증할 수 있는 수단이 필요하게 되었고 산업계에서도 연구가 활발히 이루어 지고 있는 실정이다. 하지만 대부분의 연구가 웹 사이트에 대한 부하시험들에 치중하고 있고, 기능적 측면의 시험은 제대로 지원하고 있지 못한다. 본 논문에서는 웹의 기능적 측면을 시험할 수 있는 기법을 제시하려 한다. 웹을 기반 모델로 보고, 웹의 동적 행위를 웹의 상태 전이로 정의하였다. 이러한 상태 전이를 표현하기 위한 상태 전이 그래프를 제안하였고, 이를 기반으로 기존의 상태 기반 시험 기법을 도입하여 시험사례를 생성하는 기법을 제시하였다.
본 논문에서는 시간 제한 조건을 가진 신호 전이 그래프로부터 바동기 회로를 합성하는 방법을 기술한다. 이 방법에서는 기존의 방법과는 달랴 상태 그래프를 생성하지 않고 신호 전이 그래프로부터 직접 신호 전이들간의 관계를 구하여 비동기 회로를 합성한다. 본 논문의 합성 과정에서는 먼저 타이밍 분석을 통하여 임의의 두 신호 전이 사이에 시간 제한 조건 내에서 병렬 관계와 인과 관계가 있는지를 구 한다. 그 다음에는 이들 관계들로부터 우선 순위 그래프를 생성하고 이 그래프 상에서 경로들을 구함으로써 해저드가 없는 회로를 생성한다. 실험 결과에 의하면 본 논문에서 제안한 합성 방법은 상태 수가 많은 회로에 대해서 현저하게 합성 시간을 단축시킬 수 있을 뿐만 아니라 기존의 합성 방법과 비교하여 거의 같은 면적의 회로를 합성한다.
본 논문은 네트워크 침입 탐지 시스템에서 고속 패턴 매칭 알고리듬과 그 구조를 제안한다. 제안된 알고리듬은 실시간 입력 패킷에서 특정 패턴을 검사하며 정확한 문자열, 문자열 값의 범위, 그리고 문자열 값의 조합 등을 검색한다. 본 연구에서는 입력 패킷과 패턴은 동시에 겹치는 문자열들을 검색하기 위해 상태 전이 그래프로 모델링 하였으며 상태 전이 그래프는 구현 복잡도를 줄이기 위해 입력 임플리컨트 단위로 분할하였다. 제안된 패턴 매칭구조는 상태 전이 그래프와 입력된 문자열을 입력으로 사용한다. 제안된 패턴 매칭기는 VHDL 언어로 모델링하여 구현하였으며, 성능 분석을 통하여 제안된 기법의 적절성을 검증하였다.
일반적인 웹 환경에서도 웹 페이지에 포함되어 있는 웹뷰 콘텐츠의 갱신 상태와 재-계산 상태 또는 생성되는 과정에서의 변화는 파악하기가 어려우며, 만약 갱신이 되고 있는 도중에 읽기 작업이 수행되거나, 잘못된 갱신으로 인한 부정확한 콘텐츠의 사용으로 인한 문제가 발생하면 이에 대한 문제 해결은 매우 복잡하다. 이러한 문제를 해결하기 위하여 많은 연구가 이루어져 왔으나, 대부분 단일 사용자 환경에서의 웹뷰 연구로 분산된 환경에서의 적용은 문제가 있다. 이러한 이유로 본 연구에서는 웹뷰 콘텐츠의 운영 상태를 확인할 수 있는 방법으로 기존의 상태 전이 그래프를 확장하고 이에 대한 알고리즘을 제시하여 분산된 환경에서의 웹뷰 콘텐츠의 갱신 및 재-계산 상태 또는 생성되는 과정에서의 상태 변화를 설명할 수 있도록 하며, 구체화 웹뷰를 이용한 실험을 통하여 구체화 웹뷰를 사용하였을 경우와 사용하지 않았을 경우 그리고 네트워크의 상태에 따른 시간 분석과 웹뷰 콘텐츠의 크기에 따른 효율성에 대한 분석을 한다.
본 논문은 ATM(Abstract Timed Machine)으로 명세된 실시간 시스템을 검증하기 위한 방법을 기술한다. ATM은 임무 위급 시스템인 실시간 시스템을 명세, 분석, 검증하기 위한 정형기법이다. ATM은 모드와 전이, 포트로 구성된다. 다른 정형기법과 비교하여 ATM은 소프트웨어의 순환공학 과정에서 사용하기 위해 설계되었다. 역공학 과정에서 ATM은 계산 논리 뿐만 아니라 실시간 시스템의 실제 소스코드에 있는 설계나 환경정보를 표현할 수 있다. 이러한 목적을 위해 ATM은 다양한 모드를 사용한다. ATM을 사용한 실시간 시스템의 검증은 도달성 그래프를 생성함으로써 수행한다. 도달성 그래프는 상태와 시간을 추상화되고 압축된 형태로 표현할 수 있으며 그 결과 시간 속성을 지닌 상태 공간을 감소시킬 수 있다. 또한 시스템의 교착상태를 쉽게 발견할 수 있다. 본 논문은 ATM과 실행 모델, 도달성 그래프, 검증을 위한 속성 등을 기술하며 이들을 다른 정형 기법들과 예제를 통하여 비교한다.
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[게시일 2004년 10월 1일]
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