• 한국정보통신학회논문지
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• 제17권8호
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• pp.1885-1890
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• 2013

본 연구에서는 극저온에서 다중 게이트 구조인 나노스케일 p-채널 무접합(junctionless) 과 축적모드(accumulation mode) 다중 게이트 FET의 전기적 특성을 분석하였다. 헬륨을 사용하는 극저온 프로브 스테이션을 사용하여 소자를 측정하였다. 극저온과 낮은 드레인 전압에서 무접합 트랜지스터의 드레인 전류의 진동 현상이 축적모드 보다 심한 것을 알 수 있었다. 이는 무접합 트랜지스터에서는 채널이 실리콘 박막의 가운데 형성되므로 전기적 채널 폭이 축적모드 트랜지스터 보다 작기 때문이다. 온도가 증가할수록 드레인 전류가 증가하며 최대 전달 컨덕턴스도 증가하는 것을 알 수 있었다. 이는 온도가 증가할수록 문턱전압이 감소하며 이동도가 증가하는 데서 기인된 것을 알 수 있었다. 소자의 크기가 나노미터 레벨로 축소되면 양자현상에 의한 드레인 전류 진동이 상온에도 일어날 수 있다.

• 전기전자학회논문지
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• 제22권2호
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• pp.344-349
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• 2018

AlGaN/GaN HEMT를 제작하여 상온에서 $-178^{\circ}C$의 저온에 이르기까지 트랜지스터의 전기적인 특성 변화를 연구하였다. 상온에서 264 mA/mm를 나타내던 게이트 길이 $2{\mu}m$인 HEMT의 드레인 전류는 온도의 감소에 따라 변화하여 $-108^{\circ}C$의 온도에서 388 mA/mm로 47%의 증가를 나타냈으며 최대 트랜스컨덕턴스는 121 mS/mm로 부터 183 mS/mm로 증가하였다. 또한 $-178^{\circ}C$의 온도에 이르기까지 -0.39 V의 문턱전압 변화를 보였다. 이러한 변화는 주로 상온에서부터 $-108^{\circ}C$의 온도에서 나타나고 있으며 온도감소에 따른 $720{\Omega}/sq.$ 로부터 $300{\Omega}/sq.$로 감소하는 면저항의 변화와 함께하고 있다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2011년도 춘계학술발표대회
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• pp.242.1-242.1
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• 2011

산화물 반도체는 높은 이동도와 낮은 공정 온도, 넓은 밴드갭으로 인한 투명성등 많은 장정을 가지고 있어 최근 많이 연구되고 있다. 그 중에서도 InGaZnO (IGZO)는 In, Ga 함유량으로 박막의 전기적 특성을 쉽게 조절할 수 있고 상온에서 비정질 상태로 증착되어 균일성에 장점이 있다. IGZO 박막을 TFT에 적용 시 MOSFET과는 다르게 축적 상태에서 채널이 형성되기 때문에 산화물 반도체 내에 캐리어 농도는 TFT 특성에 많은 영향을 미친다. 또한, 실리콘 기반의 트랜지스터는 이온 주입 및 확산 공정을 통해서 선택적으로 $10^{20}/cm^3$ 이상의 고농도 도핑을 실시하여 좋은 트랜지스터 특성을 확보할 수 있으나 IGZO 박막에는 이러한 접근이 불가능하다. 따라서 IGZO 박막의 캐리어 농도를 조절할 수 있으면 소스/드레인과 반도체의 접촉 저항 감소 및 전계 효과 이동도등 많은 특성을 개선할 수 있다. 본 연구에서는 UV light를 이용하여 IGZO 박막의 캐리어 농도를 조절하였다. IGZO 박막은 UV light 조사로 인해 Mo와 IGZO박막의 접촉저항이 $3{\times}10^3\;{\Omega}^*cm$에서 $1{\times}10^2\;{\Omega}^*cm$로 감소하였다. 이는 UV 조사로 표면에 금속-OH 결합이 생성되어 IGZO 박막의 캐리어 농도가 ${\sim}5{\times}10^{15}/cm^3$에서 ${\sim}3{\times}10^{17}/cm^3$까지 증가하기 때문이다. 또한 표면에 생성된 OH기는 강한 친수성 성질을 보여주고 표면의 높은 에너지 상태는 Self-Assembly Monolayer (SAM) 공정 적용이 가능 하다. 본 실험에서는 SAM 공정을 적용하여 IGZO-based TFT 제작에 성공하였고, 이 TFT는 UV 조사 시간에 따라 전계 효과 이동도가 0.03 $cm^2/Vs$에서 2.1 $cm^2/Vs$으로 100배 정도 증가하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 1999년도 제17회 학술발표회 논문개요집
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• pp.71-71
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• 1999

현재 소자 제작에 응용되는 수소화된 비정질 실리콘은 PECVD 방법으로 제작하는 것이 보편적인 방법이다. 그러나 비정질 실리콘 박막 트랜지스터는 band gap edge 근처에서 국재준위가 많아 mobility가 작으며 상온에서 조차 불안정하여 신뢰성이 높지 않고, 도핑된 비정질 실리콘의 높은 비저항 등의 단점으로 인하여 고속 회로에 응용이 불가능하다. 반면 다결정질 실리콘 박막 트랜지스터는 a-Si:H TFT 에 비해 재현성이 우수하고 high resolution, high resolution, high contrast LCD에 응용할 수 있다. 하지만, 다결정 실리콘의 grain boundary로 인해 단결정에 비해 많은 defect 들이 존재하여 전도성을 감소시킨다. 따라서 Mobility를 증가시키기 위해서 grain size를 증가시키고 grain boundary 내에 존재하는 trap center를 감소시켜야 한다. 따라서 본 실험에서는 PECVD 장비로 초기 기판을 plasma 처리하여 다결정 실리콘 박막을 제작하여, 기판 처리에 대한 다결정 실리콘 박막의 성장의 특성을 조사하였다. 실험 방법으로는 PECVD 시스템을 이용하여 SiH4 gas와 H2 gas를 선택적으로 증착시키는 LBL 방법을 사용하여 $\mu$c-Si:H 박막을 제작하였다. 비정질 층을 gas plasma treatment 하여 다결정질 실리콘의 증착 initial stage 관찰을 주목적으로 관찰하였다. 다결정 실리콘 박막의 구조적 성질을 조사하기 위하여 Raman, AFM, SEM, XRD를 이용하여 grain 크기와 결정화도에 대해 측정하여 결정성장 mechanism을 관측하였다. LBL 방법으로 증착시킨 박막의 Raman 분석을 통해서 박막 증착 초기에 비정질이 증착된 후에 결정질로 상태가 변화됨을 관측할 수 있었고, SEM image를 통해서 증착 회수를 증가시키면서 grain size가 작아졌다 다시 커지는 현상을 볼 수 있었다. 이 비정질 층의 transition layer를 gas plasma 처리를 통해서 다결정 핵 형성에 영향을 관측하여 적정한 gas plasma를 통해서 다결정질 실리콘 박막 증착 공정을 단축시킬 수 있는 가능성을 짐작할 수 있었고, 또한 표면의 roughnes와 morphology를 AFM을 통하여 관측함으로써 다결정 박막의 핵 형성에 알맞은 증착 표면 특성을 분석 할 수 있었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제43회 하계 정기 학술대회 초록집
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• pp.335-335
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• 2012

III-V 족 반도체 물질 중, GaN는 넓은 밴드갭을 가지고 있어 발광 다이오드나 레이저 다이오드, 트랜지스터, 스핀트로닉스 등의 응용에 유용한 물질이다 [1]. 실시간 성장 제어 및 최적화된 특정 소자 응용을 위해서는 GaN의 다양한 온도에 대한 유전율 함수 정보가 필수적이다. 편광분석법을 이용한 상온에서의 hexagonal GaN 유전율 함수는 이미 여러 연구에서 보고되었고, 80~650 K 사이의 온도 범위에 대한 언구도 수행되었다 [2,3]. 그러나, 온도변화에 대한 GaN 유전율 함수와 $E_0$ 전이점에 대한 해석은 부정확하다. 따라서 본 연구에서는 사파이어 기판 위에 분자살박막증착장치를 이용하여 c-축 방향 (0001)으로 성장 시킨 hexagonal GaN를 0.74~6.42 eV 에너지 구간에서 보다 확장된 온도 영역(26~693 K)의 유전율 함수를 편광분석법을 이용하여 측정하였다. 측정된 GaN의 유전율 함수를 회기분석법을 통한 2차 미분 표준해석법을 이용해 분석 하였고, 그 결과 $E_0$와 excitonic $E_0$ 전이점을 명확히 얻을 수 있었다. 온도가 감소함에 따라 격자상수 및 전자-포논 상호작용이 감소하여 전자 전이점이 청색천이 하고, 그 구조가 명확해 지는 결과를 얻었다. 본 연구의 결과는 GaN 유전율 함수의 온도 의존성에 대한 데이터베이스를 제공함은 물론, 실시간 모니터링과 GaN를 기반으로 하는 광소자 제작 등에 유용할 것이다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2016년도 제50회 동계 정기학술대회 초록집
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• pp.342-342
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• 2016

최근 반도체 제조 공정 기술이 발전함에 따라, 나노 영역에서의 열 및 전기 특성에 관련하여 깊이 있는 연구들이 많이 수행되고 있다. 그 중 반도체 기판의 표면 거칠기는 열전도도 및 전하 이동도와 밀접한 관련이 있으며 나노 소자의 특성을 결정짓는 중요한 요소가 된다. 표면이 거친 정도에 따라 포논 산란 작용이 열적 특성에 영향을 미치며 표면 거칠기와 상응하는 포논의 파장은 이를 산란시켜 열전도도를 감소시키는 것으로 보고되었다[1]. 또한, 트랜지스터의 소형화에 따라 수직 전계가 증가하며 그 결과, 표면 거칠기 성분이 표면에서의 전자 및 홀의 이동 특성에 영향을 미친다. 따라서 원자 층 두께의 표면 거칠기의 중요성이 부각되며 이에 대한 물성 연구가 수행되어야 한다. <100> 벌크 실리콘에서 약산 용액인 500-MIF를 이용하여 시간에 따라 dipping을 진행한 후 표면 거칠기의 변화를 profiler (Tencor P-2)로 측정하여 확인하였다. 거칠기는 dipping을 시작한 후 10분부터 18분까지 약 $3{\AA}/min$의 변화를 가지는 것으로 관측이 되었다. 또한 Hall measurement system으로 벌크 실리콘에서의 온도에 따른 전하 이동도를 측정하였다. 측정 결과, 300 K일 때 p-type 벌크 실리콘의 전형적인 전하 이동도 값인 약 $450cm^2/V{\cdot}s$을 얻었으며, 저온에서는 높은 이동도를 가지다가 온도가 증가할수록 이동도가 감소하는 형태를 확인하였다. 서로 다른 표면 거칠기를 가지는 반도체 기판을 저온부터 상온 이상까지 온도의 변화를 주어 그에 따른 전하 이동도를 측정하고 열전도도 및 전하 이동도의 특성을 분석하였다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2003년도 추계학술발표강연 및 논문개요집
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• pp.73-73
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• 2003

최근 LCD(liquid crystal display)분야에서 고해상도와 빠른 응답속도를 가지는 다결정 실리콘 박막트랜지스터에 대한 연구를 하고 있다. 그러나, poly-Si은 poly-Sil-xGex에 비해 intrinsic carrier mobility가 낮고 고온의 결정화 공정을 필요로 한다. 따라서, Poly-Si을 대체할 재료로 poly-SiGe에 대한 연구가 활발히 진행되고 있다. 본 연구에서는 전계에 의해 결정화가 가속되고 한쪽 방향으로 결정화를 제어하여 채널내 전자나 정공의 이동도를 향상시 킬 수 있는 새로운 결정화 방법인 전계 유도 방향성 결정화법을 이용하여 Ge 함량에 따른 a-Sil-xGex(0$\leq$x$\leq$0.5)의 결정화 특성을 연구하였다. 대기압 화학 기상 증착법으로 5000$\AA$의 산화막(SiO$_2$)이 증착된 유리 기판상에 플라즈마 화학 기상 증착법을 이용하여 800$\AA$의 비정질 실리콘을 증착한 후 RF magnetron sputtering법을 이용하여 Ge 함량에 따른 Sil-xGex 박막을 1000$\AA$ 증착하였다. Photolithograph방법을 이용하여 금속이 선택적으로 증착될 수 있는 특정 Pattern을 가진 mask를 형성한 후 금속을 DC magnetron sputtering법을 이용하여 상온에서 50$\AA$.을 증착하였다. 이후 시편에 전계를 인가하기 위해 시편의 양단에 전극을 형성한 후 DC Power Supply를 통해 전압을 제어하는 방식으로 전계를 인가하였다. 결정화 속도는 광학현미경을 이용하여 분석하였으며 결정화된 영역의 결정화 정도는 micro-Raman spectroscopy로 분석하였다.

• 한국정보통신학회논문지
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• 제13권1호
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• pp.110-114
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• 2009

최근에 유기물 전계효과 트랜지스터의 연구는 전자소자분야에서 널리 알려져 있다. 특히 본 연구에서는CuPc 물질을 기본으로 하여 소자를 제작하고, 또한 기판의 온도를 달리 하여 제작하였다. CuPc FET 소자는 top-contact 방식으로 제작하였으며, 기판의 온도는 상온과 $150^{\circ}C$로 달리 하였다. 또한 CuPc의 두께는 40nm로 하였고, 채널의 길이는 $50{\mu}m$, 폭은 3mm로 하였다. 제작된 소자를 이용하여 전압-전류 특성을 측정하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2007년도 춘계종합학술대회
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• pp.548-551
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• 2007

최근에 유기물 전계효과 트랜지스터의 연구는 전자 소자 분야에서 널리 알려져 있다. 특히 본 연구에서는 CuPc 물질을 기본으로 하여 소자를 제작하고, 또한 기판의 온도를 달리 하여 제작하였다. CuPc FET 소자는 top-contact 방식으로 제작하였으며, 기판의 온도는 상온과 $150^{\circ}C$로 달리 하였다. 또한 CuPc의 두께는 40nm로 하였고, 채널의 길이는 $50{\mu}m$, 폭은 3mm로 하였다. 제작된 소자를 이용하여 전압-전류 특성을 측정하였다.

• 접착 및 계면
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• 제21권3호
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• pp.107-112
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• 2020

원자층 두께의 전이금속 칼코겐화합물(transition-metal dichalcogenide, TMD) 기반 반도체 소재는 그래핀과 비슷한 구조의 이차원구조를 지니는 소재로서 조절 가능한 밴드갭 뿐만 아니라 우수한 유연성, 투명성 등 다양한 장점으로 인해 다양한 미래사회의 전자소자에 활용될 수 있는 소재로서 각광받고 있다. 하지만 이러한 TMD 소재들은 수분과 산소에 매우 취약하다는 단점 때문에 대기안정성을 해결할 수 있는 다양한 시도가 이루어지고 있다. 본 연구에서는 핫픽업 전사기술을 이용하여 TMD 반도체 소재 중 하나인 WSe₂ 와 이차원 절연체 h-BN와의 수직 헤테로 구조를 제작하여 WSe₂의 대기 안정성을 향상시키기 위한 연구를 수행하였으며, h-BN/WSe₂ 구조를 활용하여 WSe₂ 기반 고성능 전계효과 트랜지스터 제작에 대한 연구를 수행하였다. 제작된 소자의 전기적 특성을 분석한 결과, h-BN에 의해 표면이 안정화된 WSe₂ 기반 소자는 대기안정성 뿐만 아니라 150 ㎠/Vs의 상온 정공 이동도, 3×10⁶의 온/오프 전류비, 192 mV/decade의 서브문턱스윙 등 우수한 전기적 특성을 갖는다는 것 또한 확인할 수 있었다.