• ETRI Journal
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• 제14권1호
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• pp.40-51
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• 1992

$0.25{\mu} m$ 급 pMOSFET소자를 구현하기 위해, $P^+$ 폴리실리콘을 적용한 pMOS를 제작하였으며, $p^+$ 폴리실리콘 게이트 소자에서 심각하게 문제가 되고 있는 붕소이온 침투현상을 조사하고 붕소이온 침투가 일어나지 않는 최적열처리온도를 조사하였다. 소자제조 공정중 게이트 공정만 전자선 (EBML300)을 이용하여 직접묘사하고 그 이외의 공정은 stepper(gline) 을 사용하는 Mix & Match 방법을 사용하였다. 또한 붕소이온 침투현상을 억제하기 위한 한가지 예로서, 실리콘산화막과 실리콘질화막을 적층한 ONO(Oxide/Nitride/Oxide) 구조를 게이트 유전체로 적용한 소자를 제작하여 그 가능성을 조사하였다. 그 결과 $850^{\circ}C$의 온도와 $N_2$ 분위기에서 30분동안 열처리 하였을 경우, 붕소이온의 침투현상이 일어나지 않음을 SIMS(Secondary Ion Mass Spectrometer) 분석 및 C-V(Capacitance-Voltage) 측정으로 확인할 수 있었으며 그 이상의 온도에서는 붕소이온이 침투되어 flat band전압(Vfb)을 변화시킴을 알았다. 6nm의 얇은 게이트 산화막 및 $0.1{\mu} m$ 이하의 LDD(Lightly Doped Drain) $p^-$의 얇은 접합을 형성함으로써 소자의 채널길이가 $0.2 {\mu} m$까지 짧은 채널효과가 거의 없는 소자제작이 가능하였으며, 전류구동능력은 $0.26\muA$/$\mu$m(L=0.2$\mu$m, V$_DS$=2.5V)이었고, subthreshold 기울기는 89-85mV/dec.를 얻었다. 붕소이온의 침투현상을 억제하기 위한 한가지 방법으로 ONO 유전체를 소자에 적용한 결과, $900^{\circ}C$에서 30분의 열처리조건에서도 붕소이온 침투현상이 일어나지 않음으로 미루어 , $SiO_2$ 게이트 유전체보다 ONO 게이트 유전체가 boron 침투에 대해서 좋은 장벽 역활을 함을 알았다. ONO 게이트 유전체를 적용한 소자의 경우, subthreshold특성은 84mV/dec로서 좋은 turn on,off 특성을 얻었으나, ONO 게이트 유전체는 막자체의 누설전류와 실리콘과 유전체 계면의 고정전하량인 Qss의 양이 공정조건에 따라 변화가 심해서 문턱전압 조절이 어려워 소자적용시 문제가 된다. 최근 바닥 산화막(bottom oxide) 두께가 최적화된 ONO 게이트 유전체에 대하 연구가 활발히 진행됨을 미루어, 바닥 산화막 최적화가 된다면 더 좋은 결과가 예상된다.

• 한국반도체및디스플레이장비학회:학술대회논문집
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• 한국반도체및디스플레이장비학회 2006년도 춘계학술대회
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• pp.206-210
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• 2006

본 논문에서는 HDPCVD를 이용한 실리콘 산화막 형성에서 산화막의 특성에 영향을 미치는 RF Power, Gas, 산소 등의 공정조건과 증착된 산화막의 특성을 나타내는 증착율, 균일성 및 굴절율에 관한 주효과와 교호작응을 정량적으로 규명하고, 산화막 증착에서 관심의 대상이 되는 여러가지의 반응변수를 모두 만족시키는 최적의 공정조건을 제시한다. 실험의 효율성을 높이기 위해 통계적인 실험계획법을 활용하여 실험의 회수를 줄이는 한편 반응모델링을 통하여 입력변수와 반응변수의 관계를 시각적으로 도식화 한다. 실험을 통하여 현재 사용되고 있는 공정조건에 대한 개선점을 발견하였으며, 수립된 모델을 바탕으로 한 반응최적화 알고리즘을 통하여 세 가지 반응변수 모두 만족시킬 수 있는 5가지의 입력조건을 제시한다.

• 한국진공학회지
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• 제4권3호
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• pp.301-305
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• 1995

습식 분위기로 성장한 게이트 산화막 위에 다결정 실리콘(poly-Si)과 텅스텐 폴리사이드(WSix/poly-Si)게이트 전극을 형성하여 제작한 금속-산화물-반도체(metal-oxide-semiconductor:MOS)의 전기적 특성을 순간 절연파괴(time zero dielectric breakdown: TZDB)로 평가하였다. 텅스텐 폴리사이드 게이트 전극에 따른 게이트 산화막의 평균 파괴정계는 다결정 실리콘 전극보다 1.93MV/cm 정도 낮았다. 텅스텐 폴리사이드 게이트 전극에서 게이트 산화막의 B model(1-8 MV/cm)불량률은 dry O2 분위기에서 열처리함으로써 증가하였다. 이것은 열처리함으로써 게이트 전극이 silane(SiH4)에 의한 것보다 B mode 불량률이 감소하였다. 그것은 dichlorosilane 환원에 의한 텅스텐 실리사이드내의 불소 농도가 silane에 의한 것보다 낮기 때문이다.

• 분석과학
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• 제5권4호
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• pp.359-366
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• 1992

본 논문은 마이크로 Raman 분광분석법을 이용하여 국부적 열산화 후 실리콘 표면에 유입되는 스트레스를 평가한 것이다. 국부적 열산화 후 실리콘 표면에 유입되는 스트레스는 실리콘 산화막과 active 영역의 경계 부분에서 최대치를 나타내었다. Active 영역의 크기가 작아질수록 스트레스량은 증가하며, 이는 스트레스가 active 영역의 크기에 의존함을 보여 주는 것이다. 또한, active 영역이 $0.45{\mu}m$인 세 가지 소자 분리 공정, A, B, moB를 평가한 결과 moB 공정의 스트레스 값이 가장 작았으며, 새부리 효과도 가장 작았다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
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• pp.264.2-264.2
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• 2014

비휘발성 메모리는 전원이 공급되지 않아도 저장된 정보를 계속 유지하는 메모리로써 현재 다양한 차세대 전자소자의 집적화 구현을 위해 저전압 동작 및 저장능력의 향상 등에 대한 연구가 활발히 진행되고 있다. 이때 삽입되는 전하저장층의 경우 기존 널리 이용되는 질화막(SiNx) 외에 최근에는 산화 알루미늄(Al2O3) 등의 고유전상수 물질 뿐만 아니라, 밴드갭 조절을 통해 전하저장능력을 향상시키는 산화막(SiOx)에 대한 연구도 진행 중이다. 이번 연구에서는 전하저장능력을 향상시키기 위해 전하저장층으로 산화막을 이용할 뿐만 아니라, 기존의 평편한 구조가 아닌 표면 조절을 통해 전하저장능력을 보다 향상시키고자 한다. 또한 이번 연구에서는 비휘발성 메모리 소자의 응용을 위해 우선적으로 금속-절연체-반도체 형태의 MOOxOyS 구조를 이용하였다. 이 때 실리콘 표면적을 변화시키기 위해 이용된 실리콘 웨이퍼는 1) 평편한 실리콘, 2) 수산화암모늄, 이소프로필 알코올 및 탈이온수를 혼합한 용액에 식각시킨 삼각형 구조, 3) 불산, 질산 및 아세트산을 혼합한 용액에 식각시킨 라운드 구조이다. 정전용량-전압 측정을 통해 얻어진 메모리 윈도우는 1) 평편한 실리콘의 경우 약 5.1 V, 2) 삼각형 구조의 경우 약 5.3 V, 3) 라운드 구조의 경우 약 5.9 V를 얻었다. 이 때, 라운드 구조의 경우 가장 넓은 표면적으로 인해 상대적으로 전하트랩이 가장 많이 되어 메모리 윈도우가 가장 커지는 특성을 볼 수 있었다.

• 한국세라믹학회지
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• 제39권7호
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• pp.693-698
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• 2002

반응소결 탄화규소의 잔류 실리콘 양을 최소화하기 위해 3성분계 탄화규소 분말을 혼합하여 최밀 충전 반음소결 탄화규소를 제조하였다. 기지상의 충전밀도 증가로 인해 반응소결 중 실리콘의 불완전 침윤이 발생하였으며, 이로 인한 잔류 기공은 조대 탄화규소 입자의 표면을 따라 존재함을 확인하였다. 불완전 침윤은 승온 중 분해되지 않고 남은 산화물이 실리콘의 용융 온도 이상에서 분해되어 생긴 고립기공에 의한 것으로 확인되었다. 기지상의 표면에 존재하리라 여겨지는 산화물을 제거하기 위해 침윤전 열처리 및 부식처리를 통해 완전침윤을 달성하였다.

• 한국재료학회지
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• 제3권6호
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• pp.638-644
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• 1993

티타니움 폴리사이드 MOS(metal oxide semiconducter)캐퍼시타 구조에서 두께가 8nm인 게이트산화막의 절연파괴강도의 열화거동을 열처리조건 및 폴리실리콘막의 두께를 달리하여 조사했다. 티타니움 폴리사이드 게이트에서 게이트산화막의 전연피괴특성은 열처리 온도가 높을수록, 열처리시간이 길수록 많이 열화되어 실리사이드의 하부막인 잔류 폴리실리콘의 두께가 얇을수록 그 정도는 심해진다. 티타니움 실리사이드가 게이트산화막고 직접적인 접촉이 없더라도 게이트산화막의 신회성이 열화되는 것을 알 수 있었다. 실리사이드 형성후 열처리에 따른 게이트 산화막의 절연파괴특성열화는 티타니움 원자가 폴리실리콘을 통해 게이트산화막으로 확산되어 게이트산화막에서 티타니움의 고용량이 증가한 때문인 것이 SIMS분석 결과로부터 확인되었다.

• 대한전자공학회논문지
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• 제26권4호
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• pp.67-72
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• 1989

부분산화공정(LOCOS : local oxidation of silicon)에서 발생하는 새부리의 길이를 줄이기 위하여 상온 플라즈마 질화막을 잉요한 시로운 공정에 대해 연구하였다. 400W, 100kHz의 교류 전력에 의한 질소 플라즈마로 실리콘 위에 두께가 $100{\AA}$ 미만의 균일한 실리콘 질화막을 형성시킬 수 있었다. 이렇게 형성된 질화막은 실리콘을 4000${\AA}$두께로 산화시키는 공정에서 실리콘의 산화를 효과적으로 방지할 수 있었고 새부리의 길이를 0.2${mu}m$로 감소시킬 수 있다는 것을 SEM 단면도로 확인하였다. 이 길이는 두꺼운 LPCVD 질화막을 이용한 기존의 부분산화공정에서의 0.7${mu}m$ 보다 훨씬 줄어든 것이다. Secco에칭 후 SCM으로 단면을 보았을때 새부리 근처에서 결정 결함을 관찰할 수 없었다. 이 새로운 LOCOS공정으로 $N^+/P^-\;well,\;P^+/N^-$ well 다이오드를 만들어 누설전류를 측정하였다. 그 결과 기존의 LOCOS 공정에 의한 성질보다 우수하거나 동등한 성질을 나타내었다.

• 센서학회지
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• 제9권4호
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• pp.297-306
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• 2000

최근 MEMS 소자의 성능향상을 위하여 수십 ${\mu}m$의 두께를 가지는 고형상비 단결정실리콘 구조물 제작에 관한 연구가 활발하게 진행되고 있다. 그러나 이러한 고형상비 단결정실리콘 구조물 제작 기술에서는 구조물의 구동 또는 전기신호의 검지를 위한 전극 사이의 전기적인 절연 방법이 주된 문제로서 대두되고 있다. 본 논문에서는 고형상비를 가지는 단결정실리콘 구조물 전극 간의 전기적 절연을 위하여 고형상비 산화막으로 구성된 빔 및 측벽을 이용한 새로운 절연 기술을 개발하였다. 개발된 절연 기술은 실리콘 구조물을 측면 또는 하부에서 산화막으로 지지하는 절연 구조를 가진다. 이러한 트렌치 산화막은 그 깊이가 수십 ${\mu}m$이므로 산화막의 잔류응력이 구조물에 미치는 영향을 반드시 고려하여야 한다. 본 논문에서는 PECVD 방법으로 증착한 TEOS 산화막으로 절연 구조들을 제작하였으며, 제작된 절연구조들의 잔류응력을 측정하고, 그 잔류응력이 구조물에 미치는 영향을 해석하였다. 또한 공진자를 이용하여 개발된 절연 기술이 고형상비 단결정실리콘 구조물에 효과적으로 쓰일 수 있음을 보였다.

• 공업화학
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• 제8권3호
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• pp.395-402
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• 1997

ECR 산소 플라즈마를 사용한 건식산화법에 의해 두 가지 실리콘 배향에 대하여 실리콘 산화막을 제조한 후 Deal-Grove(D-G)모델과 Wolters-Zegers-van Duynhoven (W-Z)모델에 적용하여 시간에 따르는 막 두께의 변화를 살펴보았으며 산화속도와 산화막의 표면 morphology의 상관관계를 조사하였다. 실리콘 산화막의 두께는 Si(100)과 Si(111) 모두 반응 시간이 짧은 영역에서 선형적으로 증가하였으나 반응시간이 경과함에 따라 화학반응 속도 보다 산화막을 통과하는 반응성 라디칼들의 확산이 율속단계로 작용하여 산화속도의 증가폭이 다소 둔화되었다. D-G모델과 W-Z모델에서 확산 및 반응속도는 Si(100)보다 Si(111)이 더 큰 값을 갖기 때문에 반응속도는 1.13배 더 크게 나타났으며 이들 모델은 실험 값과 잘 일치하였다. 표면 morphology는 산화 속도가 증가해도 식각현상이 일어나지 않는 실험 조건에서 산화막의 표면 조도가 일정하였으며, 기판의 위치가 하단 전자석에 근접하고 마이크로파 출력이 증가하여 식각현상이 일어나는 실험 조건에서 표면 조도는 산화속도와 관계없이 크게 나타났다.