• ETRI Journal
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• v.11 no.1
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• pp.89-96
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• 1989

$C_2F_6$/$CHF_6$ 플라즈마를 이용한 실리콘 산화막의 반응성이온 식각공정시 실리콘 표면에 형성되는 고분자 잔류막과 근표면 손상영역을 X-선 광전자분광법(x-ray photoelectron spectroscopy)과 러더포드 후방산란법(Rutherford backscattering)을 이용하여 연구하였다. 표면 잔류막은 CF, $CF_2$, $CF_3$, $C-CF_x$, 그리고 C-C/C-H 등의 결합을 가진 불화탄소 고분자로 구성되어 있으며, 또한 C 1s와 Si 2p X-선 광선자 스펙트럼으로부터 C-Si 결합이 존재함을 확인하였다. 반응성이온 식각을 거친 실리콘 표면 구조의 연구결과, 불소와 탄소로 구성된 고분자막($<20 \AA$)이 극표면에 존재하며, 식각 후 공기중에 노출됨에 따라 고분자 잔류층으로 산소가 통과하여 기판을 산화시킴으로써 실리콘 산화막( $~10\AA$)이 그 아래에 형성되었음을 알았다. 그리고 실리콘산화막 아래에 탄소-산소 결합영역이 관찰되었다. 플라즈마 가스의 조성에서 $CHF_3$의 량이 증가함에 따라 고분자 잔류막의 두께가 증가하였으며, 본 연구의 실험조건에서 2분간 overetching한 시편의 경우에도 실리콘 표면 영역의 손상정도가 매우 적음을 발견하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2013.02a
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• pp.689-689
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• 2013

Atomic layer deposition (ALD)에 의한 알루미늄 산화 막(Al2O3)은 고효율 결정질 실리콘 태양전지를 위한 우수한 표면 패시베이션 특성을 제공한다. 알루미늄 산화막는 고정적인 음전하를 가지고 있기 때문에 p-형 실리콘 태양 전지 후면은 전계에 의한 우수한 패시베이션 효과를 형성한다. 그러나, ALD 방식으로 증착된 알루미늄 산화막은 매우 긴 공정 시간을 필요로 하기 때문에 기존의 실리콘 태양 전지 공정에 적용하기가 어렵다. 본 논문에서는 알루미늄 산화막 형성에서 공정 시간을 줄이기 위해 Plasma assisted atomic layer deposition (PA-ALD) 방식을 적용했다. PA-ALD 기술은 trimethylaluminum (TMA)과 O2를 사용하여 기판 표면에 알루미늄 산화막을 증착하는 것으로 ALD 방식과 유사하지만, O2 플라즈마를 사용함으로써 증착 속도를 향상시킬 수 있다. 이는 좋은 패시베이션 특성을 가지는 알루미늄 산화막을 실리콘 태양전지양산 공정에 적용할 수 있는 가능성을 제시한다. PA-ALD 방식에 의한 알루미늄 산화막의 패시베이션 특성을 최적화하기 위해서 증착 후 열처리 조건에 대한 연구도 수행하였다. 막증착률이 1.1${\AA}$/cycle인 Al2O3층의 두께 변화에 따른 특성을 최적화하기 위해 공정 온도를 $250^{\circ}C$ 고정하고, 열처리 온도와 시간을 가변하였으며 유효 반송자수명을 측정하여 알루미늄 산화막의 패시베이션 특성을 확인했다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.6 no.1
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• pp.99-102
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• 2002

Pinholes on the thermally grown oxide, which is called gate oxide, on silicon substrate under polysilicon layer are found and its mechanism is analyzed in this paper. The oxide under a polysilicon layer is broken during the plasma etching process of other polysilicon layer. Both polysilicon layers are separated with 0.8${\mu}{\textrm}{m}$ thick oxide deposited by CVD (Chemical Vapor Deposition). Since broken oxide points are found scattered around an arc occurrence point, it is assumed that an extremely high electric field generated near the arc occurrence point makes the gate oxide broken. 1'he arc occurrence point has been observed on the alignment key and is the mark of low yield. It is found that any arc occurrence can cause chips to fail by breaking the gate oxide, even if are occurrence points are found on scribeline.

• Proceedings of the IEEK Conference
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• 1998.06a
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• pp.323-326
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• 1998

본 연구는 boron-doped 실리콘 기판에 heavy 인온인 비소를 먼저 이온 주입시키고 비소의 주입에 의해 실리콘 표면이 손상된 영역에 다시 인을 이온 주입시켰을때, 인의 확산을 관찰하기 위해 microtec 시뮬레이터를 통해 모의공정실험을 실행하였다. 손상된 비정질의 실리콘 기판에서 열처리 전과 inet(N/sub 2/) 분위기에서 인은 느리게 확산을 하였다. 그렇지만 dry와 wt oxidation 열처리 분위기에서는 의의 확산 속도가 증가됨 (OED:oxidation-enhanced idfusion)을 관찰되었다. 실리콘 기판에서 인의 확산을 관찰하기 위해 ICECREM 시뮬레이터를 사용하여 앞의 경우와 동일하게 먼저 비소를 주입하여 실리콘 표면에 손상을 입히고 그 다음 공정에서 인을 주입하였을 때, 열처리 전과 inet, dry 산화분위기에서는 비정질의 실리콘 기판에 이온 주입한 경우와 동일하게 의의 확산 속도가 증가하였지만, wet 산화분위기에서는 오히려 dry 산화분위기에서 보다 확산이 늦어짐이 관찰되었다.

• Proceedings of the KIEE Conference
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• 2007.07a
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• pp.1353-1354
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• 2007

폴리 실리콘 층의 유무에 따른 금속-옥사이드-반도체(MOS) 구조의 소자를 제작하였다. 터널링 산화막과 블로킹 산화막으로는 $Al_{2}O_{3}$ 층을 증착하였으며, 원자층 증착법을 이용하여 제작하였다. 터널링 산화막 층의 두께에 따른 I-V와 C-V 특성을 측정하였다. 전자들이 폴리 실리콘 층에 저장됨에 따라 N-형의 I-V 특성이 관찰되었다. C-V 측정 시에는 반시계 방향의 히스테리시스 특성을 나타내었으며, 전압이 증가할수록 플랫-밴드 전압 이동 폭이 더욱 증가하였다. 이러한 전기적 특성은 전압의 이동에 따른 전자들이 터널링 산화막 층을 통하여 폴리 실리콘 내부에 저장되기 때문이다. 이를 특성들은 폴리 실리콘의 전하 저장 가능성을 보여주는 것이며, 터널링 산화막 층의 두께에 따른 전기적 특성 변화도 관찰하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2013.08a
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• pp.193-193
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• 2013

실리콘 박막 태양전지는 광 흡수층에서 형성된 정공과 전자를 효과적으로 분리하기 위해 p형과 n형으로 도핑된 층을 형성하는 p-i-n구조를 갖게 된다. 이러한 도핑 층을 형성하기 위해 B2H6와 PH3와 같은 독성 가스를 사용하기 때문에, 공정 안정성과 환경적인 이슈가 대두된다. 또한 도핑은 추가적으로 실리콘 박막 태양전지의 안정화 효율을 지속적으로 저하시키는 요인이 된다. 이러한 문제점을 개선하기 위하여, 창층으로 MoO3, V2O5, WO3 등과 같이 높은 일함수를 갖는 전이금속 산화물을 사용하고, 광 흡수층으로 i-Si:H을, 후면 전극으로 낮은 일함수를 나타내는 LiF/Al을 사용하였다. 전이금속 산화물과 LiF/Al의 큰 일함수 차이에 의해서 흡수층인 i-Si:H 에서 생성된 캐리어들은 효과적으로 분리되고 수집이 된다. 금속 산화물은 스퍼터링 공정에 의하여 이루어졌으며, 스퍼터링 공정조건에 따라 산화도가 조절되며, 이러한 산화도에 따라 태양전지의 셀 특성이 결정된다. 도핑 층이 없는 새로운 형태의 실리콘 박막 태양전지는 기존 비정질 실리콘 박막 태양전지에 비해 높은 안정화 효율을 나타내며, 이는 도핑 층이 없기 때문에 기존 실리콘 박막 태양전지의 열화현상에 따른 효율저하가 발생하지 않는 장점을 지내고 있다.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.08a
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• pp.215-215
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• 2010

실리콘 산화막 ($SiO_2$)의 성장 과정에서 발생하는 $SiO_2$ 층에 포획된 전자-정공, Si-$SiO_2$ 계면 영역의 산화물 고정 전하와 Si-$SiO_2$ 계면의 표면 준위에 포획된 전하와 같은 $SiO_2$ 의 결점에 의해 전계효과 트랜지스터 소자의 전기적 특성을 저하하여 신뢰성을 높이는데 한계점이 발생한다. $SiO_2$ 의 결점에 의한 전계효과 트랜지스터 소자의 전기적 특성 변화에 대한 연구는 활발히 진행되었으나, 전계효과 트랜지스터 소자에서 셀 사이즈가 감소함에 따라 전기적 특성에 대한 연구는 많이 진행되지 않았다. 본 연구에서는 산화나 산화 후 열처리 과정 동안에 생기는 Si-$SiO_2$ 계면에서의 산화물 고정 전하의 위치에 따른 전계효과 트랜지스터 소자의 전기적 특성 변화를 TCAD 시뮬레이션 툴인 Sentaurus를 사용하여 관찰하였다. Si-$SiO_2$ 계면 근처의 실리콘 산화물내에 위치시킨 양전하를 산화물 고정 전하로 가정하여 시뮬레이션 하였다. 또한 40 nm의 전계효과 트랜지스터 소자에서 산화물 고정 전하의 위치를 실리콘 산화 막의 가장자리부터 중심으로 10 nm씩 각각 차이를 두고 비교해 본 결과, $SiO_2$의 가장 자리보다 $SiO_2$의 한 가운데에 산화물 고정 전하가 고정되었을 때 전류-전압 특성 곡선에서 문턱전압의 변화가 더 뚜렷함을 알 수 있었다. 산화물 고정 전하를 Si-$SiO_2$ 계면으로부터 1~5 nm 에 각각 위치시켜 계산한 결과 산화물 고정 전하에 의해 문턱 전압이 전류-전압 특성 곡선에서 낮은 전압쪽으로 이동하였고, 산화물 고정 전하가 Si-$SiO_2$ 계면에 가까울수록 문턱 전압의 변화가 커졌다. 이는 전계효과 트랜지스터 소자에서 Si-$SiO_2$ 계면의 산화물 고정 전하에 의해 실리콘의 전위가 영향을 받기 때문이며, 양의 계면전하는 반도체의 표면에서의 에너지 밴드를 아래로 휘게 만들어 문턱전압을 감소하였다.

• Proceedings of the Korean Society Of Semiconductor Equipment Technology
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• 2007.06a
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• pp.211-214
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• 2007

차세대 태양전지로 많은 연구가 이루어지고 있는 비정질/결정질 실리콘 태양전지 제작 과정 중에 투명 전극으로 사용되는 ZnO의 증착에 따른 태양전지 특성변화에 대한 연구를 시행하였다. 벌크 실리콘 웨이퍼 위에 비정질 실리콘을 증착한 후 공기 중에 노출된 경우와 노출 이후 산화막을 제거한 후 투명 전극으로 ZnO을 증착했을 경우 태양전지의 특성에 큰 영향을 미침이 확인되었다. 산화막 제거하지 않을 경우 개방전압 및 충진율의 저하를 가져 왔으며, 산화막이 제거된 경우 개방전압과 충진율의 증가로 인한 태양전지 특성이 향상되었음을 보여주었다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.40 no.8
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• pp.560-564
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• 2003

Thick oxide layer was fabricated by anodic reaction and complex oxidation performed by combining low temperature thermal oxidation (50$0^{\circ}C$, 1 hr at $H_2O$/O$_2$) and a RTO (rapid thermal oxidation) process (105$0^{\circ}C$, 1 min). Electrical characteristics of OPSL (oxidized porous silicon layer) were almost the same as those of thermal silicon dioxide prepared at high temperature. The leakage current through the OPSL of 20${\mu}{\textrm}{m}$ thickness was about 100 - 500 ㎀ in the range 0 V to 50 V. The average value of breakdown field was about 3.9 MV/cm. From the XPS analysis, surface and internal oxide films of OPSL prepared by complex process were confirmed completely oxidized and also the role of RTO process was important for the densification of PSL (porous silicon layer) oxidized at low temperature.

• Journal of the Korean Institute of Telematics and Electronics
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• v.18 no.1
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• pp.7-19
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• 1981

Anodization method is utilized in order to measure diffusion profiles of boron and arsenic in silicon. The solution used for silicon anodization is Ethylene glycol +KNO3(0.04N), The thickness of silicon which is consumed by a single 200V anodization is 460$\pm$40A regardless of wafer type. The profiles of boron and arsenic in silicon after predeposition process are investigated. The diffusion coefficients of both dopants depending on impurity concentration are extrated from these profiles. The base pull-in effect has been observed in prototype npn transistors with arsenic doped emitter.