본 논문에서는 저 전력, 고속 동작을 위하여 트랜지스터 차동쌍 폴딩 회로를 사용하는 CMOS 폴딩 ADC를 설계하였다. 본 논문에서는 제안한 트랜지스터 차동쌍 폴딩 회로에 대한 동작원리와 기존의 폴딩 회로에 비해 어떤 장점을 가지고 있는지 설명한다. 이 회로를 적용하여 설계한 ADC에서는 폴딩신호를 처리하기 위하여 16 개의 정밀한 전압비교기와 32 개의 인터폴레이션 저항을 사용하므로 저 전력, 고속동작이 가능하고, 작은 칩 면적으로 제작할 수 있다. 설계공정은 0.25㎛ double-poly 2metal n-well CMOS 공정을 사용하였다. 모의실험결과 2.5V 전원전압을 인가하고 250MHz의 클럭 주파수에서 45mW의 전력을 소비하였으며 측정값을 통하여 계산된 INL은 ±0.15LSB, DNL은 ±0.15LSB, SNDR은 10MHz 입력신호에서 50dB로 측정되었다.
본 논문에서는 포맷 변환기를 사용하여 여러 가지 화상처리 필터링을 구현하였다. 이러한 설계 기법은 집적회로를 이용한 대규모 화소처리 배열을 근거로 하여 실현하였다. 집적구조의 두가지 형태는 연산병렬프로세서와 병렬 프로세스 DRAM(또는 SRAM) 셀로 분류할 수 시다. 1비트 논리의 설계 피치는 집적 구조에서의 고밀도 PE를 배열하기 위한 메모리 셀 피치와 동일하다. 이러한 포맷 변환기 설계는 효율적인 제어 경로 수행 능력을 가지고 있으며 하드웨어를 복잡하게 할 필요 없이 고급 기술로 사용 될 수 있다. 배열 명령어의 순차는 프로세스가 시작되기 전에 주 컴퓨터에 의해 생성이 되며 명령은 유니트 제어기에 저장이 된다. 주 컴퓨터는 프로세싱이 시작된 후에 저장된 명령어위치에서 시작하여 화소-병렬 동작을 처리하게 된다. 실험 결과 1) 단순한 평활화는 더 높은 공간의 주파수를 억제하면서 잡음을 감소시킬 뿐 아니라 에지를 흐리게 할 수 있으며, 2) 평활화와 분할 과정은 날카로운 에지를 보존하면서 잡음을 감소시키고, 3) 메디안 필터링기법은 화상 잡음을 줄이기 위해 적용될 수 있고 날카로운 에지는 유지하면서 스파이크 성분을 제거하고 화소 값에서 단조로운 변화를 유지 할 수 있었다.
본 논문에서는 고속 데이터 전송을 위한 OFDM(Orthogonal Frequency Division Multiplexing) 시스템에서 위상잡음 때문에 발생되는 ICI(Interchannel Interference)의 감쇄기법이 제안된다. 고차 변조방식으로 변조된 OFDM 시스템에서 3dB 대역폭이 넓은 위상잡음에 의하여 기존 CPE(Common Phase Error) 보상기법의 성능은 열화된다. 제안된 기법은 파일럿 부반송파와 이에 인접한 데이터 부반송파를 이용하여 유효한 ICI 계수를 추정한 후, 위상잡음에 의한 왜곡을 주파수 혹은 시간영역에서 보상한다. 또한, 효과적으로 유효한 ICI의 길이를 결정하기 위하여 위상잡음의 3dB 대역폭 추정기법이 제안된다. 제안된 위상잡음 억제 기법은 기존의 CPE 보상 방식에 비하여 비트 오류율 성능을 향상시킨다.
본 논문에서는 다중사용자 하향링크 직교 주파수 분할 다중 접속 방식 (OFDMA)에서 궤환 비트량을 줄일 수 있고 제한된 송신전력 하에서 시스템의 전송률을 높일 수 있는 사용자 선택 방식, 대역 할당 방식 그리고 전력할당 방식에 관한 연구를 하였다. 기존에 제안된 방법은 단일 셀 내의 사용자가 모든 부대역의 채널 상태 정보(CQI, channel quality information)를 기지국으로 전송하였으나, 이러한 방식은 심각한 궤환 정보의 오버헤드가 발생한다. 따라서, 본 논문에서는 궤환 정보량을 줄이기 위하여 각 사용자가 일부 대역의 채널 상태 정보와 부가 채널정보를 기지국으로 궤환하여 효율적인 대역할당을 하며, 할당된 대역에 따라 효과적인 전력 할당과 변조 및 부호화 방식을 결정하는 시스템을 제안하였다. 컴퓨터 시뮬레이션을 통하여 전체 시스템에서의 궤환 정보량은 크게 줄이면서 시스템의 전송률 측면에서 조금의 성능열화만 발생하는 것을 확인하였다.
셀룰러 무선 통신 환경에서는 주파수 재사용으로 인해 동일 채널 간섭이 발생한다. 본 논문에서는 이런 환경에서 동작하는 OFDM 기반 통신 시스템의 송신 전력을 조절하는 방안을 제안하고자 한다. 기존의 전력 조절 방법중에서는 IWF(iterative waterfilling) 방식이 우수한 성능을 보이는 것으로 알려져 있다. 하지만 이 방식은 부반송파마다 송신 전력 수준과 비트 할당 정보를 수신기에서 송신기로 전달해야 하기 때문에 부반송파 개수가 큰 경우에는 이로 인한 부담이 클 수 있다. 이에 본 논문에서는 이런 궤환 정보량을 줄이기 위한 방안으로 부반송파의 송신 전력 할당을 좀 더 단순화한 방식을 제안하고자 한다. 제안한 방식은 채널 상태가 일정 수준 이상이 되는 양호한 그룹의 반송파에 대해서는 동일한 송신 전력을 할당하고, 그렇지 않은 반송파에는 송신 전력을 할당하지 않는 방식이다. 컴퓨터 실험 결과 제안한 방식은 IWF보다 궤환 정보량을 적게 사용하면서도 송신 전력 측면에서는 IWF에 매우 근접한 성능을 보인다는 것을 확인할 수 있었다.
본 논문에서는 공모방지 핑거프린팅 알고리즘에 의하여 생성된 핑거프린트를 삼차원 메쉬 모델에 효율적으로 삽입할 수 있는 새로운 공모방지 핑거프린팅 기법을 제안한다. 제안한 알고리즘은 유한 사영기하학(finite projective geometry)을 기반으로 고객의 수만큼 핑거프린트를 만들고 이 정보를 바탕으로 삼차원 메쉬 모델을 분할한 다음, 마크(mark)할 특정 분할메쉬 (submesh)에 저작권을 나타내는 워터마크 신호를 은닉한다. 삽입할 워터마크 신호는 비인지성과 강인성을 고려하여 마크할 분할 메쉬로부터 삼각형 스트립(triangle strips)을 생성하고 각 스트립에 포함된 꼭지점 값들을 DCT 영역의 계수 값들로 변환시킨 후 중간 주파수 대역에 삽입한다. 다양한 실험을 통해 제안한 기법이 무작위 잡음첨가, MPEG-4 SNHC의 삼차원 메쉬 꼭지점 좌표값 압축, 기하학 변환 및 공모에 의한 핑거프린트 공격에 대해 강인할 뿐만 아니라 생성된 핑거프린트의 비트 수를 기존의 방법보다 줄일 수 있었다.
본 논문에서는 단일 폴리 공정을 기반으로 하여 8b 해상도로 200MHz의 고속 동작을 하기 위해 최적화된 시간 공유 서브레인징 ADC(Analog-to-Digital Converter)를 제안한다. 제안하는 ADC는 높은 정확도를 요구하는 하위 ADC에 이중 채널 구조를 적용하여 높은 샘플링 주파수를 보장하였고, 새로운 기준 전압 인가 방식을 적용하여 기준 전압의 빠른 정착 시간을 얻으면서 동시에 칩 면적을 크게 감소시켰다. 기준 전압을 생성하는 저항열에서는 선형성 및 속도 향상을 위해 기존의 인터메쉬드 구조를 보완한 새로운 저항열을 사용하였다. 8 비트 수준의 정밀도에서 면적 및 전력 소모를 최소화하기 위해 공통 드레인(common- drain) 증폭기 구조를 사용하여 샘플-앤-홀드 증폭기(Sample-and-Hold Amplifier:SHA)를 설계하였으며, 입력단에 스위치와 캐패시터로 구성된 동적 공통 모드 궤환 회로(Dynamic Common Mode Feedback Circuit)를 사용하여 SHA의 동적 동작 범위(dynamic range)를 증가시켰다. 동시에 상위 ADC와 하위 ADC간의 신호 처리를 단순화시키기 위해 상위 ADC에 새로운 인코딩 회로를 제안하였다.
일반적으로 병렬 상관기 (correlator)는 대역확산 시스템의 전체 전력소모 중 많은 부분을 차지하며, 그의 주요 원인은 다수의 누적기에서 발생하는 전력소모에 기인한다. 본 논문에서는 이러한 병렬 상관기에 적합한 저 전력 소모 누적기를 제안한다. 제안된 누적기는 입력되는 데이터 값의 1의 개수를 비트별로 카운트하고 누적 완료 시에만 카운터 값들에 웨이트를 부가하여 가산함으로써 저 전력 동작을 구현한다. 제안된 누적기는 Cadence사의 Verilog-XL로 설계되고, 0.6u의 Standard Cell Library를 사용하여 Synopsys사의 Design Compiler로 로직 합성이 수행되었다. 시스템의 전력 시뮬레이션은 Apic사의 Powermill을 사용하였다. 시뮬레이션 결과, 제안된 누적기의 전력 소모는 기존의 누적기보다 22%까지 감소되었으며, 또한 최대 동작 주파수는 323%까지 향상되었다. 제안된 누적기로 구성된 병렬 상관기의 전력소모는 기존의 누적기를 사용한 병렬 상관기에 비교해서 22% 감소하였고, 기존의 수동병렬 상관기에 비교해서 43% 감소하였다.
W-CDMA 시스템의 파일럿 비트 패턴은 채널 측정 및 프레임 동기 확인에 사용된다. 본 논문은 이러한 파일럿 패턴의 프레임 동기용 이원부호를 제안한다. 프레임 동기 단어라고 불리는 이러한 이원부호의 자기 상관 및 상호 상관 특성을 이용하여 이상적인 프레임 동기 특성을 구할 수 있는 회로를 제안한다. W-CDMA시스템에서는 두 개의 수신 단말기를 갖지 않고도, 다른 주파수의 측정을 가능하게 하기 위한 압축모드(compressed mode)를 두고 있다. 이 모드에서는 10 msec의 한 프레임 시간 동안에 7 슬랏까지 전송이 중단될 수 있는데, 이러한 경우에 제안된 프레임 동기용 이원부호의 우선 쌍 간의 보완 매핑(complementary mapping) 관계를 이용하면, 이상적인 프레임 동기 특성을 유지 할 수 있음을 보인다. 그리고 우선 쌍 개념, 보완 매핑(complementary mapping) 관계, 최대장부호(maximal length sequence) 개념을 이용하여 제안된 프레임 동기 단어를 생성하는 회로에 관하여 논한다.
H.264/AVC 동영상 압축 표준 기술은 인터/인트라 예측에 의한 잔여 영상을 주파수 변환하고 양자화하여 엔트로피 부호화한다. 이 논문에서는 인터 예측에 의한 잔여 영상을 주변 영상 블록의 영상 정보를 사용하는 기존의 방법을 향상시킨 DC 오프셋 보정 방법에 의해 잔여 영상의 정보량을 감소하는 것에 의해 압축 성능을 향상시키는 기술을 제안한다. DC 오프셋에 관련한 오버헤드 정보는 비트스트림에 포함하지 않고 인코더와 디코더가 같은 방법의 DC 오프셋을 수행한다. 실험결과는 H.264/AVC에 비해서는 BD-Rate으로 평균 0.25% 좋아지지만 기존의 DC 오프셋 방법과 비교해서는 영상 시퀀스에 따라 성능이 향상 혹은 저하되는 것을 보여 준다. 평균적으로는 0.09%의 압축 성능이 저하된다. 이 논문의 실험결과를 통해 기존의 DC 오프셋 방법과 제안하는 방법을 슬라이스 단위, 매크로블록 단위 등의 부호화단위에 따라 적응적으로 적용하는 방법에 의한 압축율 향상에 대한 가능성을 확인하였다.
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[게시일 2004년 10월 1일]
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