• 방송공학회논문지
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• 제13권2호
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• pp.222-235
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• 2008

최근 H.264/AVC 표준을 이용한 HDTV, IPTV와 같은 고화질 디지털 서비스가 증가함에 따라 이를 위한 빠른 동영상 처리 기술들이 요구 되고 있다. 특히, 빠른 축소 영상 추출 방법은 영상의 색인과 동영상 요약 분야에서 요구된다. 하지만 H.264/AVC는 이전의 표준과는 달리 화소 공간에서도 예측방법을 사용하기 때문의 종래의 주파수 공간상의 DC 영상 추출 방법을 적용할 수 없었다. 본 논문에서는 Chen이 제안한 방법에 근간을 두고 H.264/AVC 인트라 프레임으로부터 축소영상을 주파수 영역에서 이론적으로 추출하는 방법을 제안한다. 제안하는 방법은 변환 계수에 직접적으로 적용하기 때문에 고속으로 축소 영상을 추출할 수 있다. 제안하는 방법은 인트라 예측을 화소 공간에서 일반화된 식으로 정리하였고, 주파수 공간에서 LUT(Look Up Table)을 이용하여 고속으로 썸네일을 추출한다. 제안하는 방법을 통해 얻은 썸네일과 참조 복호화기를 통해 얻은 썸네일간의 주관적인 화질은 크게 차이가 나지 않으면서도, HD급 영상에서는 평균 63% 빠르게 썸네일을 추출할 수 있다.

• 방송공학회논문지
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• 제27권2호
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• pp.244-247
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• 2022

본 논문에서는 고속 이동환경에서 강건성을 향상시킬 수 있는 OTFS(orthogonal time frequency space) 시스템에서 주파수 및 시간영역에서의 선형 MMSE(minimum mean squared error) 필터를 이용한 디코딩 알고리즘과 강화된 Gauss-Seidel 알고리즘을 이용한 디코딩 알고리즘의 성능을 비교한다. 강화된 Gauss-Seidel 알고리즘은 잡음 증폭을 억제함으로써 비트 오류율 성능을 개선할 수 있다. 전산 실험 결과를 통해 주파수 영역에서 MMSE 필터를 이용한 디코딩 알고리즘은 수신기의 이동 속도가 높아짐에 따라 성능 열화가 발생하는 것을 확인할 수 있고, 강화된 Gauss-Seidel 알고리즘을 이용한 디코딩 방법은 120km/h 속도와 500km/h 속도를 가지는 채널 환경에 대해 주파수 영역 및 시간 영역에서의 MMSE 필터 디코딩 알고리즘에 비해 우수한 성능을 나타내는 것을 확인할 수 있다.

• 한국정보과학회논문지:정보통신
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• 제31권4호
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• pp.375-383
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• 2004

최근에 사용 편이성으로 인해 다양한 무선 이동 네트워크들이 널리 보급되면서, 무선 네트워크성능을 향상시키기 위한 연구가 활발히 진행되고 있다. 무선 네트워크에서의 패킷 손실은 유선 네트워크의 혼잡이 아닌, 전파 오류로 인해 빈번히 발생되기 때문에, 시뮬레이션에서 무선 네트워크의 성능을 정확히 평가하기 위해서는 알맞은 무선 채널 모델을 채택해야 한다. 적합한 채널 모델은 사용 주파수 영역, 신호출력, 방해물 존재 유무, 평가하는 프로토콜의 비트 오류에 대한 민감성 둥 여러 가지 변수를 고려하여 선택해야 한다. 본 논문에서는 센서(Sensor) 채널의 고 전파 오류 특성을 분석하고, 센서 채널에 알맞은 채널 모델을 결정한다. 또한 센서 네트워크에서 수집한 비트 오류 데이타와 다양한 이론적 무선 채널 모델링 방식을 이용하여 링크계층 FEC(Forward Error Correction) 알고리즘과 TCP 성능 변화를 평가한다. 10일간의 센서 채널 트레이스와의 비교 분석에 의하면, CM(Chaotic Map) 모델은 센서 채널의 BER 편차와 PER(Packet Error Rate) 같을 각각 3배와 10배 이내의 오차 범위에서, 다른 모델은 수십 배 이상 오차범위에서 예측한다. FEC 알고리즘과 세가지 TCP (Tahoe, Reno, 그리고 Vegas) 시뮬레이션 실험에서도 CM 모델은 트레이스와 유사한 성능 변화를, 다른 모델은 최대 10배 이상의 오차를 보인다.

• 한국전자파학회논문지
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• 제20권10호
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• pp.1050-1060
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• 2009

본 논문에서는 능동 위상 배열 안테나를 가지는 SAR(Synthetic Aperture Radar)용 X-대역 T/R(Transmit/Receive) 모듈을 설계, 제작하였다. T/R 모듈은 X-대역에서 800 MHz 이상 대역폭을 가지며 이중 편파 운용이 가능하다. 송신 출력 7 W 이상에 잡음지수 3.9 dB 이하를 가진다. 위상과 이득은 6비트 위상변위기와 6비트 디지털 감쇠기에 의해 각각 제어된다. 게다가 제작된 T/R 모듈은 방향성 결합기와 전력분배기로 연결되는 성능 점검/보정 포트를 가진다. LTCC 다층 기판을 사용하여 고직접화 T/R 모듈이 가능하게 하였다. 모든 동작 주파수 대역에서 수신시 RMS 이득 오차는 최대 0.8 dB 이하이고, 송/수신시 RMS 위상 오차는 최대 $4^{\circ}$ 이하로 측정되었고, 또한 시험 결과 T/R 모듈은 요구되는 전기적인 성능을 만족하였다. 이 구조는 능동 위상 배열 SAR용 안테나에 적용될 수 있음을 확인하였다.

• 한국산학기술학회논문지
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• 제17권7호
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• pp.49-53
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• 2016

최근 무선네트워크의 효율을 높이기 위하여 신호압축 방식의 사용이 증가되고 있다. 특히, MPC 시스템은 비트율을 줄이기 위하여 피치추출 방법과 유성음과 무성음의 음원을 사용하였다. 일반적으로, 유성음원과 무성음원을 사용하는 MPC 시스템에 있어서, 같은 프레임 안에 모음과 무성자음이 있는 경우에 재생 음성파형에 일그러짐이 나타난다. 이것은 대표구간의 멀티펄스를 피치구간마다 복원하는 과정에서 재생 음성파형이 정규화 되는 것이 원인으로 작용한다. 본 논문에서는 재생 음성파형의 일그러짐을 제어하기 위하여 피치구간 마다 멀티펄스의 진폭을 보정하고, 특정 주파수를 이용하는 ACFBD-MPC(Amplitude Compensation Frequency Band Division-Multi Pulse Coding)를 제안하였다. 실험은 남자와 여자음성에서 각각 16개의 문장을 사용하였으며, 음성신호는 10kHz 12bit로 A/D 변환하였다. 또한 8kbps의 부호화 조건에서 ACFBD-MPC 시스템을 구현하고, ACFBD-MPC의 SNR를 평가하였다. 그 결과 ACFBD-MPC의 남자 음성에서 14.2dB, 여자 음성에서 13.6dB 임을 확인할 수 있었으며, ACFBD-MPC가 기존의 MPC에 비하여 남자음성에서 1dB, 여자음성에서 0.9dB 개선되는 것을 알 수 있었다. 이 방법은 셀룰러폰이나 스마트폰과 같이 낮은 비트율의 음원을 사용하여 음성신호를 부호화하는 방식에 활용할 수 있을 것으로 기대된다.

• 대한전자공학회논문지SD
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• 제47권11호
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• pp.6-12
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• 2010

본 논문에서는 시그마-델타 변조기에 기반 한 D급 오디오 증폭기를 제안한다. 16-비트 병렬의 디지털 입력신호는 4-차 디지털 시그마-델타 변조기에 의해 2-비트의 신호로 직렬화되고, 이 신호는 4-차 아날로그 시그마-델타 변조기로 인가된다. 아날로그 시그마 델타 변조기의 출력단의 파워 스위치는 3-레벨로 동작하며, 3-레벨의 펄스 밀도 변조(PDM) 출력 신호는 LC-필터를 통해 저역 통과되어 스피커에 전달된다. 아날로그 시그마-델타 변조기의 첫 단의 적분기는 디지털 시그마-델타 변조기의 출력으로부터 샘플된 이산 시간 영역의 신호를 입력으로 받아들이고, 동시에 파워 스위칭 단의 연속 시간 영역의 출력 신호를 부궤환(feedback) 받기 위해 스위치드-캐패시터 적분기와 연속시간 영역의 적분기를 혼합된 형태로 구현되었다. 제안된 클래스-D 오디오증폭기는 CMOS 0.13-um 공정을 이용해 제작되었으며 100-Hz 부터 20-kHz의 신호 주파수 영역에서 동작한다. 제작된 D급 오디오 증폭기는 4-${\Omega}$ 부하 저항에서 최대 18.3-mW을 내고 0.035-%의 전고조파 왜율(total harmonic distortion pluse noise : THD+N) 성분과 80-dB의 입력신호 대역폭(dynamic range)을 갖는다. 아날로그 및 디지털 변조기는 1.2-V 전원 전압으로 동작하며 총 457-uW의 전력을 소모한다.

• 대한전자공학회논문지SP
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• 제43권3호
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• pp.9-16
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• 2006

많은 영상과 비디오 압축 알고리듬들은 영상을 블록으로 나누어 처리하여 각 블록에서 가변길이 부호비트를 생성한다. 만일 에러 검출기법을 사용하지 않고 가변길이 부호데이터를 에러 발생채널에 전송한다면 수신측 복호화기는 압축된 스트림(Stream)을 적절히 복호할 수 없다. 따라서 표준 영상 및 비디오 압축 알고리듬에서는 채널 에러로부터 데이터 스트림을 보호하기 위해 추가적인 정보들을 삽입한다. 그런 추가 정보 중의 하나가 재동기 마커(resynchronization marker)이다. 이 방법은 전송 에러 발생시 복호화를 다시 시작하기 위한 위치를 복호화기에게 알려줄 수 있지만 주파수 대역폭의 낭비가 심한 단점이 있다. 에러 내성 엔트로피 부호화(EREC)는 어떤 추가 정보 없이 재동기 시작점을 찾을 수 있는 방법으로 잘 알려져 있다. 이 방법은 대부분의 영상 압축 기법에서 사용되는 접두 코드(prefix code)에 적용될 수 있으므로 본 논문에서는 FEREC(Fast Error-Resilient Entropy Coding)의 성능을 개선한 EREREC(Efficient and Robust EREC) 기법을 제안하였다. 첫째로 연속 블록들의 부호화비트 길이를 이용하여 초기 탐색 위치를 계산한다. 둘째, 초기 오프셋은 가변 길이 부호들에서 길고 짧은 블록들의 확률 분포를 이용하여 결정되고, 결정된 초기 오프셋 값은 제안 방법에서 사용되는 모든 오프셋 시퀀스 값들을 보장하기 위해 조정된다. 제안된 EREREC 알고리듬은 슬롯 구성에 있어 EREC보다 빠르며, 전송 에러 발생시 복호화된 영상의 화질이 개선된다. 실험 결과는, 임의 에러 발생 채널에서 기존의 EREC 및 FEREC와 복원영상의 화질을 비교하였을 때 약 $0.3{\sim}3.5dB$의 화질이 개선됨을 보여준다.

• 전자공학회논문지
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• 제54권5호
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• pp.24-32
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• 2017

본 논문에서는 생체 신호 처리를 위한 12비트 이상의 고 해상도를 갖는 저 전력 CMOS 4차 델타-시그마 변조기를 설계하였다. 제안하는 4차 델타-시그마 변조기는 시간 분할 기법을 이용하여 회로를 시간에 따라 재구성해 4개의 연산증폭기가 필요한 회로를 1개의 연산증폭기만으로 구동 시켰다. 이를 통하여 일반적인 구조보다 전력소모를 75% 감소시킬 수 있다. 또한 kT/C 잡음과 칩 면적을 고려하여 변조기의 입력단과 출력 단의 커패시터들을 안정적으로 구동하기 위하여 적분기내 가변되는 증폭기를 설계하였다. 첫 번째와 두 번째 클럭 위상에서는 2단 연산 증폭기가 동작하고, 세 번째와 네 번째 위상에서는 1단 연산 증폭기가 동작한다. 이로 인하여 두 가지 위상 조건에서 연산증폭기의 위상여유가 60~90도 이내에 존재하게 하므로서 변조기의 안정성을 크게 향상시켰다. 제안한 변조기는 $0.18{\mu}m$ CMOS N-well 1 poly 6 metal 공정을 이용하여 제작되었으며, 1.8V의 공급전압에서 $354{\mu}W$의 전력소모가 측정되었다. 256kHz의 동작주파수, 128배의 오버샘플링 비율 조건에서 250Hz의 입력 신호를 인가하였을 때, 최대 SNDR은 72.8dB, ENOB은 11.8 비트로 측정되었다. 또한 종합 성능 평가지수인 FOM(Walden)은 49.6pJ/step, FOM(Schreier)는 154.5dB로 측정되었다.

• 대한전자공학회논문지SD
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• 제46권12호
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• pp.50-57
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• 2009

본 논문에서는 H.264/AVC 영상 압축 기술에서 영상데이터의 통계적 중복성을 제거하기 위한 CAVLC의 하드웨어 복호기 구조를 제안한다. 기존의 CAVLC 하드웨어 복호기는 4단계에 걸쳐 5가지 코드를 복호한다. 복호과정에서 각 단계 전환시 불필요한 유휴 사이클이 포함되어 복호기의 성능을 저하시키고 또한 가변길이의 코드 복호과정 중 유효비트길이 계산 과정에서도 불필요한 유휴 사이클을 포함한다. 본 논문에서는 이러한 유휴 사이클을 효과적으로 제거하기 위한 하드웨어 구조를 제안한다. 첫 번째로 복호된 코드를 저장하는 불필요한 버퍼를 제거하여 파이프라인 구조를 효율적으로 개선하고 두 번째로 유효비트길이를 계산하는 과정에서 연산 및 제어를 단순화하는 쉬프터 구조를 제안한다. 제안된 방법을 적용한 결과 하나의 매크로 블록을 처리하는데 평균적으로 89사이클만을 소모한다. 기존 방식에 비하여 29% 가량 성능이 향상됨을 확인하였다. 제안된 구조를 0.18um CMOS 공정을 적용하여 합성하였을 경우 최대 동작 주파수는 140Mhz이며 게이트 크기는 11.5K이다. 기존 방식에 비해 사이클 수는 적게 소모하면서도 적은 회로 사이즈를 구현하여 저전력 동작이 가능하다.

• 전기전자학회논문지
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• 제24권3호
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• pp.901-908
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• 2020

몽고메리 모듈러 역원 연산을 확장 가능형 하드웨어로 구현하기 위한 방법에 대해 기술한다. 제안되는 확장 가능형 구조는 워드 (32-비트) 단위로 연산을 수행하는 처리요소의 1차원 배열 구조를 가지며, 사용되는 처리요소의 개수에 따라 성능과 하드웨어 크기를 조절할 수 있다. 설계된 확장 가능형 몽고메리 모듈러 역원기를 Spartan-6 FPGA 소자에 구현하여 하드웨어 동작을 검증하였다. 설계된 역원기를 180-nm CMOS 표준 셀로 합성한 결과, 사용되는 처리요소의 개수 1~10에 따라 동작 주파수는 167~131 MHz, 게이트 수는 60,000~91,000 GEs (gate equivalents)로 평가되었다. 256 비트 모듈러 역원 연산의 경우, 처리요소의 개수 1~10에 따라 평균 18.7~118.2 Mbps의 연산성능을 갖는 것으로 예측되었다. 제안된 확장 가능형 모듈러 역원 연산기는 사용되는 처리요소의 개수에 따라 연산성능과 게이트 수 사이에 교환조건이 성립하며, 따라서 응용분야에서 요구되는 연산성능과 하드웨어 요구량에 최적화된 모듈러 역원 연산회로를 구현할 수 있다.