• 대한전자공학회논문지
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• 제12권2호
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• pp.24-27
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• 1975

Transition-Sensitive Flip-Flops(TSFF)에 의하여 원시흐름표로 부터 다입력변화 비동기순서논리회로를 합성하는 하나의 방법을 제안하였다. 목 방법에 의해시 실현한 회로는 Chuang의 그것보다 속도가 빠르다. Chuang의 출력상태를 실현하는 방법은 오진를 범하고 있음을 지적하고 원시흐름표로 부터 출력상태를 제어 여거법에 의해서 간편하게 실현할 수 있음을 보였다.

• 한국통신학회논문지
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• 제28권12A호
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• pp.983-990
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• 2003

본 논문에서는 3GPP 모뎀용 비동기식 동기추적회로(noncoherent code tracking loop)를 설계하고 설계된 회로의 정상상태 지터 분산(steady-state jitter variance)과 과도응답 특성(transient response characterisitc)을 해석한다. 먼저, AWGN 환경에서의 지터 분산을 펄스성형 필터(pulse-shaping filter), 타이밍 오프셋(timing offset), 신호 대잡음비(signal-to-interference ratio), 루우프 대역폭(loop bandwidth)에 대한 일반식으로 유도하고, 과도응답 특성을 이론적으로 해석한다. 이를 바탕으로, 디지털 하드웨어 구현이 용이한 가변 대역폭 동기추적회로를 설계하며 설계된 회로와 고정 대역폭 시스템의 성능을 이론적으로 비교, 분석하고 컴퓨터 시뮬레이션을 통해 검증한다.

• 한국산업정보학회논문지
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• 제18권5호
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• pp.59-65
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• 2013

저전력 설계를 요구하는 디지털 시스템에서는 동적 전력(dynamic power)과 누설 전력(leakage power) 사이의 균형을 이루는 점에 근접하는 매우 낮은 전압에서 작동하는 디지털 설계 방식을 요구하지만, 기존의 동기방식의 회로는 낮은 전압에서 지연(delay)이 급격히 증가하여 시스템의 전체 성능을 유지할 수 없을 뿐만 아니라, 공정, 전압, 온도 변이 (PVT variation) 등에 크게 영향을 받아서 올바른 동작을 기대할 수 없다. 따라서 본 논문에서는 낮은 전압에서 여러 가지 변이들에 영향을 받지 않는 비동기회로 설계 방식 중에 타이밍 분석이 요구되지 않고, 설계가 간단한 NCL (Null Convention Logic) 방식을 사용한 저전력 산술논리 연산장치 (ALU) 회로를 매그나칩-SK하이닉스 0.18um 공정으로 설계하고, 기존의 파이프라인 방식의 ALU와 스피드와 전력에 관해서 비교하였다.

• 한국정보통신학회논문지
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• 제11권12호
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• pp.2366-2373
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• 2007

본 논문에서는 $0.18{\mu}m$의 EEPROM cell을 사용하여 수동형 UHF RFID 태그 칩에 사용되는 저전력, 저면적의 1Kbits 비동기식 EEPROM IP를 설계하였다. 저면적 회로 설계 기술로는 $0.18{\mu}m$ EEPROM 공정을 이용하여 비동기식 EEPROM IP를 설계하므로 command buffer와 address buffer를 제거하였고 separate I/O 방식을 사용하므로 tri-state 데이터 출력 버퍼(data output buffer)를 제거하였다. 그리고 저전압(low voltage)의 VDD에서 EEPROM cell이 필요로 하는 고전압(high voltage)인 VPP와 VPPL 전압을 안정적으로 공급하기 위해 기존의 PN 접합 다이오드 대신 Schottky 다이오드를 사용한 Dickson 전하펌프를 설계하므로 전하펌프의 펌핑단(pumping stage)의 수를 줄여 전하펌프가 차지하는 면적을 줄였다. 저전력 회로 설계 기술로 Dickson 전하 펌프(charge pump)를 이용하여 VPP generator를 만들고 Dickson 전하펌프의 임의의 노드 전압을 이용하여 프로그램과 지우기 모드에서 각각 필요로 하는 VPPL 전압을 선택하도록 하게 해주는 VPPL 전원 스위칭 회로를 제안하여 쓰기전류(write current)를 줄이므로 저전력 EEPROM IP를 구현하였다. $0.18{\mu}m$ 공정을 이용하여 설계된 비동기식 EEPROM용 테스트 칩은 제작 중에 있으며, 비동기식 1Kbits EEPROM의 레이아웃 면적은 $554.8{\times}306.9{\mu}m2$로 동기식 1Kbits EEPROM에 비해 레이아웃면적을 11% 정도 줄였다.

• 한국콘텐츠학회논문지
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• 제10권3호
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• pp.64-71
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• 2010

최근에는 프로세서의 고성능화에 따라 명령어 캐시와 데이타 캐시를 분리하는 구조의 설계가 일반적이다. 본 논문에서는 혼합 지연모델을 갖는 비동기식 명령어 캐쉬구조를 제안하며, 데이타 패스에는 지연무관인 회로모델을 적용하고 메모리 에는 번들지연모델을 도입하였다. 요소기술로는 명령어 캐시는 CPU, 프로그램 메모리와 4-상 핸드쉐이크(hand-shake) 프로토콜로 데이터를 전달하고, 8-K바이트, 4상 연관의 맵핑 구조를 가지며 Pseudo-LRU 엔트리 교체알고리즘을 채택하였다. 성능분석을 위하여 제안된 명령어 캐시를 게이트레벨로 합성하고 32비트 임베디드 프로세서와 연동하는 플랫폼을 구축하였다. 구축한 플랫폼에서 MI벤치마크 프로그램을 테스트하여 99%의 캐시히트율과 레이턴시가 68% 감소하는 결과를 얻었다.

• 한국정보통신학회논문지
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• 제20권3호
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• pp.577-582
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• 2016

전류 컨베이어를 사용하는 카운터 타입의 동기형 시간-디지털 변환기를 공급전압 3volts에서 $0.18{\mu}m$ CMOS 공정을 이용하여 설계하였다. 비동기 시간-디지털 변환기의 단점을 보완하기 위해 클록은 시작신호가 인가되면 시작신호와 동기화되어 생성된다. 비동기형 시간-디지털 변환기에서 디지털 출력 값의 에러는 클록주기인 $-T_{CK}$에서 $T_{CK}$이다. 그러나 동기형 시간-디지털 변환기의 경우 에러는 0에서 $T_{CK}$이다. 시작신호와 클록의 동기화로 인하여 시간간격 신호를 디지털 값으로 변환할 때 출력 값의 에러 범위는 감소한다. 또한 고주파의 외부 클럭을 사용하지 않음에 따라 회로의 구성이 간단하다. 설계된 시간-디지털 변환기의 동작은 HSPICE 시뮬레이션을 통하여 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2004년도 춘계종합학술대회
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• pp.669-673
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• 2004

인터넷의 사용이 증가, 네트워크 기술이 발달하면서 컴퓨터 및 하드웨어 장비는 고속화 대용량화, 소형화 추세로 가고 있고, 기존에 외부 인터페이스와의 데이터 송수신 또한 병렬 포트를 이용한 통신이 많았으나, 외부 장비의 소형화와 고속화 그리고 휴대화가 요구되면서 차츰 직렬 포트를 이용하여 적은 전송라인을 이용한 외부 장비와의 인터페이스가 요구 되게 되었다. 본 논문에서는 내부 모듈간의 인터페이스와 외부 장치와의 데이터 송/수신이 가능한 UART 인터페이스 모듈을 하드웨어 설계언어인 VHDL 언어를 이용하여 설계하였으며, FPGA 칩인 Xilinx(Spartan II) 데스트 보드에 다운로드하여 시뮬레이션 하였다. 또한 양방향성 공통 버스로의 인터페이스 회로 설계와 다른 클럭으로 동작하는 시스템과의 비동기 회로의 동작 메커니즘을 쉽게 설계하였고, 비동기 통신 기능에 있어서 실제로 사용이 가능하도록 설계하였다.

• 대한전자공학회논문지TC
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• 제44권2호
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• pp.15-21
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• 2007

본 논문에서는 Impulse-radio-based Ultra Wideband (IR-UWB)를 이용한 에너지 검출 기반의 비동기 수신기에서 저사양의 ADC와 간단한 디지털 회로 만으로 이루어진 심벌 동기 획득(acquisition) 및 심벌 동기 추적(tracking) 방식을 제안한다. 기존의 심벌 동기 방식이 정확한 심벌 동기 '시점을 찾는 것에 초점을 맞추었다면, 제안하는 방식은 심벌 동기 '구간'을 찾아 그 구간 내에서 데이터를 판단함으로써 하드웨어 복잡성을 낮추었고, 전력 소모를 줄였다. 이를 위해 심벌 동기 구간에 해당하는 BDW (Bit Decision Window)를 정의하고 SNR(Signal to Noise Ratio), 하드웨어 자원 및 BDW의 크기와 BER (Bit Error Rate)와의 관계를 분석하였다. 주어진 SNR과 하드웨어 자원으로 BER을 최소화하기 위한 BDW의 크기를 구한다. 제안한 알고리즘은 실제 임펄스 채널 특성을 고려하여 모의실험을 통하여 검증하였다.

• 한국정보전자통신기술학회논문지
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• 제16권6호
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• pp.454-464
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• 2023

본 논문은 센서 노드 응용을 위한 1MS/s의 샘플링 속도를 가지는 저전력 8비트 비동기 축차근사형(successive approximation register, SAR) 아날로그-디지털 변환기(analog-to-digital converter, ADC)를 제안한다. 이 ADC는 선형성을 개선하기 위해 부트스트랩 스위치를 사용하며, 공통모드 전압(Common-mode voltage, VCM) 기반의 커패시터 디지털-아날로그 변환기 (capacitor digital-to-analog converter, CDAC) 스위칭 기법을 적용하여 DAC의 전력 소모와 면적을 줄인다. 외부 클럭에 동기화해서 동작하는 기존 동기 방식의 SAR ADC는 샘플링 속도보다 빠른 클럭의 사용으로 인해 전력 소비가 커지는 단점을 가지며 이는 내부 비교를 비동기 방식으로 처리하는 비동기 SAR ADC 구조를 사용하여 해결할 수 있다. 또한, 낮은 해상도의 설계에서 발생하는 큰 디지털 전력 소모를 줄이기 위해 동적 논리 회로를 사용하여 SAR 로직를 설계하였다. 제안된 회로는 180nm CMOS 공정으로 시뮬레이션을 수행하였으며, 1.8V 전원전압과 1MS/s의 샘플링 속도에서 46.06𝜇W의 전력을 소비하고, 49.76dB의 신호 대 잡음 및 왜곡 비율(signal-to-noise and distortion ratio, SNDR)과 7.9738bit의 유효 비트 수(effective number of bits, ENOB)를 달성하였으며 183.2fJ/conv-step의 성능 지수(figure-of-merit, FoM)를 얻었다. 시뮬레이션으로 측정된 차동 비선형성(differential non-linearity, DNL)과 적분 비선형성(integral non-linearity, INL)은 각각 +0.186/-0.157 LSB와 +0.111/-0.169 LSB이다.

• 전자공학회논문지SC
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• 제45권4호
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• pp.11-19
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• 2008

본 논문에서는 비동기 순차 머신의 교정 제어 문제를 다룬다. 교정 제어는 머신의 동작을 주어진 모델의 동작과 일치시키도록 하는 모델 매칭을 실현하는 제어를 말한다. 본 논문의 주요 목적은 비동기 순차 머신이 추종해야 하는 모델의 형태가 비결정적일 때, 즉 여러 개의 결정적 모델의 합으로 주어질 때 교정 제어기를 설계하는 일이다. 본 논문에서는 이전 논문에서 정의된 비결정 모델의 표현 방법 및 비결정 모델에 대한 모델 매칭 문제 정의를 요약한다. 도달가능성 행렬을 이용하여 교정 제어기가 존재할 필요충분조건을 제시하고 제어기가 존재할 경우 그 설계 과정을 기술한다. 또 예제를 통해서 제어기 설계의 적용 가능성을 검증한다.