• 한국정보통신학회논문지
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• 제10권2호
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• pp.338-343
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• 2006

본 논문은 저비용 고성능으로 패킷암호 처리를 할 수 있는 VPN 시스템의 구조와 그 설계에 대해서 소개한다. 제안하는 시스템 구조는 보안장비용 다기능 네트워크 프로세서와 전용 암호패킷 처리 칩의 2개의 컴페니언 칩들로 구성되어 있으며, 즉각적인 활용을 위해 필요한 운영체제의 구축 및 디바이스 드라이버, 컴파일러와 이를 기반으로 한 IPSec VPN의 핵심 엔진에 대해 구축한 방안이 언급된다. 특히, 계산력을 많이 필요로 하는 블록 암호 알고리즘인 3DES, AES, SEED는 별도의 칩으로 구현되어 범용성이 뛰어난 것이 특징이며, 이 칩의 성능 평가 결과를 소개한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 춘계학술대회
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• pp.125-128
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• 2011

본 논문에서는 한국기술표준원(KATS)과 국제표준화기구(ISO/IEC)에 의해 표준으로 채택된 블록암호 알고리즘 HIGHT의 효율적인 하드웨어를 구현하였다. HIGHT 알고리듬은 USN과 RFID와 같은 유비쿼터스 환경에 적합하도록 개발되었으며, 128 비트 마스터 키를 사용하여 64 비트 평문을 64 비트 암호문으로, 또는 그 역으로 변환한다. 저면적과 저전력 구현을 위해 암호화 및 복호화를 위한 라운드 변환 블록과 키 스케줄러의 하드웨어 자원이 공유되도록 설계 최적화를 하였다. $0.35-{\mu}m$ CMOS 표준 셀 라이브러리를 이용한 합성결과, HIGHT64 코어는 3,226 게이트로 구현되었으며, 80-MHz@2.5-V로 동작하여 150-Mbps의 성능을 갖는 것으로 평가되었다.

• 정보보호학회논문지
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• 제15권3호
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• pp.115-126
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• 2005

SHACAL-2는 해쉬 알고리즘 SHA-2의 압축 함수에 기반을 둔 최대 512 비트 키 크기를 가지는 256 비트 블록 암호이다. 최근에 SHACAL-2는 NESSIE 프로젝트의 256 비트 블록 암호에 선정되었다. 본 논문에서는 연관키를 이용한 두 가지 형태의 연관키 차분-비선형 공격과 연관키 Rectangle 공격에 대한 SHACAL-2의 안전성을 논의한다. 연관키 차분-비선형 공격 기법을 통하여 512 비트 키를 사용하는 35-라운드 SHACAL-2를 분석하고, 연관키 렉탱글 공격 기법을 통하여 512 비트 키를 사용하는 37-라운드 SHACAL-2를 분석한다. 본 논문에서 소개하는 512 비트 키를 가지는 37-라운드 SHACAL-2 연관키 렉탱글 공격은 SHACAL-2 블록 암호에 알려진 분석 결과 중 가장 효과적이다.

• 정보보호학회논문지
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• 제12권5호
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• pp.15-25
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• 2002

본 논문에서는 AES Rijndael 블록 암호 알고리즘을 구현하는 고속 암호 프로세서를 설계하였다. 기존 Rijndael 알고리즘의 고속 동작을 제약하는 라운드 키 계산에 따른 성능 저하 문제를 제거하기 위해, 연산 라운드 구조를 수정하여 라운드 키 계산 동작을 1 라운드 이전에 온라인 방식으로 처리하는 방식을 사용하였다. 그리고 128, 192, 256 비트 키를 지원하는 모듈화된 라운드 키 생성회로를 설계하였다. 설계된 암호 프로세서는 라운드 당 1 클록을 사용하는 반복 연산 구조를 갖고 있으며, 다양한 응용 분야에 적용하기 위해 기존 ECB, CBC 모드와 함께 AES의 새로운 동작 모드로 고려되고 있는 CTR 모드를 지원한다. Verilog HDL로 모델링된 암호 프로세서는 0.25$\mu\textrm{m}$ CMOS 공정의 표준 셀 라이브러리로 합성한 결과 약 51,000개의 게이트로 구성되며, 시뮬레이션 결과 7.5ns의 최대 지연을 가지고 있어서 2.5V 전압에서 125Mhz의 동작 주파수를 갖는다. 설계된 프로세서는 키 길이가 128 비트인 ECB 모드인 경우 약 1.45Gbps의 암.복호율의 성능을 갖는다.

• 정보보호학회논문지
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• 제14권3호
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• pp.75-84
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• 2004

이 논문에서는 블록 암호 알고리즘 GOST의 연관키 차분 공격에 대하여 설명한다. COST는 키 스케줄이 단순하여 연관키 차분 특성식이 발생하는데 이를 이용하여, 우선 랜덤 oracle로부터 GOST 블록 암호 알고리즘을 확률 1-2$^{-64}$ 로 써 구별하는 방법에 대하여 언급하고, 그 다음엔 각각 24-라운드와 6-라운드로 이루어진 두 개의 연관키 차분 특성식을 연접하여 30-라운드 차분 특성식을 꾸민 후 31-라운드 GOST의 마지막 라운드 키 32비트를 복구하는 공격방법에 대하여 설명한다. 또한, 전체 32-라운드 GOST의 마지막 32 라운드의 부분키 12 비트를 91.7%의 성공확률로 2$^{35}$ 의 선택평문과 2$^{36}$ 의 암호화 시간을 이용하여 복구할 수 있는 알고리즘에 대해서 서술한다.

• 한국위성정보통신학회논문지
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• 제10권3호
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• pp.114-120
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• 2015

본 논문에서는 우주발사체에 적용되는 비행종단시스템의 보안명령 입력을 위한 암호화 장치의 개념설계 결과와 개발 요구조건을 보였다. 암호화 장치는 명령신호를 생성하고 암호화하기 위한 명령생성장치와 암호화 명령신호를 연계장치에 입력하기 위한 명령입력장치로 구분하여 개발되도록 설계하였으며, 미국 NIST의 권고안과 한국인터넷진흥원(KISA)의 권고안을 참고하여 보안등급과 암호 알고리즘, 암호키 관리방안 등을 설정하였다. 암호화 장치는 AES-256 블록 암호화가 적용된 비밀키 알고리즘과 SHA-256의 해쉬 알고리즘을 적용하여 기밀성, 무결성, 가용성이 확보되도록 설계되었다. 설계된 암호화 장치는 우주발사체에 탑재되는 비행종단시스템의 보안명령 입력 용도로 활용되어 비행종단명령의 보안성과 비행종단시스템의 신뢰성 향상에 기여할 것으로 판단된다.

• 정보보호학회논문지
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• 제17권5호
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• pp.55-63
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• 2007

본 논문에서는 하드웨어 기반 블록 암호알고리즘에 대한 부채널분석 공격 취약성을 살펴보았다. 분석을 위해 ARIA 알고리즘을 FPGA에 구현하였으며 다양한 분석을 위해 두 가지 형태의 S-box로 나누어 구현하였다. 각각의 구현형태에 대해 DPA 공격, 근거리 DEMA 공격 및 원거리 DEMA 공격을 실험하였다. 기존에 발표된 소프트웨어 기반 스마트카드에 대한 DPA 공격결과와 비교했을 때 하드웨어(FPGA) 기반 암호알고리즘이 병렬처리 및 기타 이유로 인해 좀 더 많은 수의 수집신호가 필요하였지만 S-box의 구현형태에 상관없이 모든 부채널분석 공격에 취약함을 실험적으로 확인하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2021년도 추계학술발표대회
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• pp.217-220
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• 2021

ICISC'19에서 기존 CHAM과 동일한 구조와 규격을 갖지만, 라운드 수만 증가시킨 revised CHAM이 발표되었다. CHAM은 사물인터넷에서 사용되는 저사양 프로세서에서 효율적인 구현이 가능한 특징을 갖고 있다. AVR, ARM 프로세서 상에서의 CHAM 암호 알고리즘에 대한 최적 구현은 존재하지만, 아직 RISC-V 프로세서 상에서의 CHAM 구현은 존재하지 않는다. 따라서, 본 논문에서는 RISC-V 프로세서 상에서의 Revised CHAM 알고리즘을 최초로 구현을 제안한다. CHAM 라운드 함수의 내부 구조의 일부를 생략하여 최적 구현하였다. 그리고 홀수 라운드와 짝수 라운드를 모듈별로 구현하여 필요에 따라 모듈을 호출하여 손쉽게 사용할 수 있게 하였다. 결과적으로, RISC-V 상에서 제안 기법 적용하기 전보다 제안 기법 적용 후에 12%의 속도 향상을 달성하였다.

• 한국통신학회논문지
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• 제25권3A호
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• pp.399-405
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• 2000

본 논문에서는 블록암호시스템의 대표적인 방법인 IDEA(International Date Encryption Algorithm)알고리즘을 다룬다. IDEA 알고리즘에서의 키생성 알고리즘을 분석함으로서, 라운드별 사용되는 키 비트열과 사용되지 않는 키 비트열을 분류한다. 이를 이용하여 MA(Multiplication/Addition) 구조를 생략한 형태의 IDEA 알고리즘에 대한 MSB (Most Significant Bit) 차분에 의한 차분 분석법(differential analysis)과 입력계열과 각 라운드별 사용 키계 열의 LSB(Least Significant Bit) 비트만을 사용하는 선형 분석법(linear analysis)을 제안한다.

• 정보보호학회논문지
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• 제11권1호
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• pp.64-72
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• 2001

본 논문은 IDEA 알고리즘을 사용한 고속 암호 IC의 설계에 관한 것이다. IDEA 알고리즘을 회로로 구현하기 위하여 전체 회로를 6개의 주요 기능블럭으로 분할하여 설계하였다. 주요 블록으로 암호키 및 복호키 생성부, 입력 데이터 처리부, 암호화 처리부, 출력 데이터 처리부, 그리고 동작모드 제어부 등이 있나. 서브키 생성회로는 연간속도보다 회로면적을 축소시키는 방향으로 설계한 반면, 암호화 처리부는 회로면적보다 연산속도를 증가시키는 방향으로 설계목표를 정했다. 따라서 반복연산에 적합한 파이프라인 구조와 연간속도를 향상시키는 모듈라 승산기를 채택하였다. 특히, 많은 연산시간이 소요되는 모듈라 승산기는 연산속도를 증가시키기 위하여 캐리선택 가산기 및 modified Booth 승 산 알고리즘을 사용하여 한 클럭에 동작하도록 설계하였다. 또한, 입력 데이터 처리부는 데이터를 동작모드에 따라 8-bit, 167-bit 32-bit 단위로 받아들이기 위하여 데이터 버퍼가 8-bit, 16-bit, 32-bit 씩 이동할 수 있도록 하였다. 0.25$\mu\textrm{m}$ 공장기술을 사용하여 시뮬레이션한 결과, 이 IC는 큰 면적을 요구하지 않으면서도 1Gbps 이상의 throughput을 달성하였으며, 회로구현에 약 12,000gates가 소요되었다.