• Journal of the Korean Institute of Telematics and Electronics C
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• v.35C no.12
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• pp.49-58
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• 1998

In this paper, we report new algorithms to select scan flip-flops for the no holding partial scan test method. The no holding partial scan test method is identical to the full scan test method except that some flip-flops are left unscanned. This test method does not hold scanned or unscanned flip-flops while shifting in test vectors, or applying them, or shifting out test results. The proposed algorithm allows a large number of flip-flops to be left unscanned while maintaining almost the complete full scan fault coverage.

• Journal of KIISE:Computer Systems and Theory
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• v.26 no.9
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• pp.1177-1184
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• 1999

본 논문에서는 스캔플립프롭 선택 시간이 짧고 높은 고장 검출률(fault coverage)을 얻을 수 있는 새로운 부분스캔 설계 기술을 제안한다. 순차회로에서 테스트패턴 생성을 용이하게 하기 위하여 완전스캔 및 부분스캔 설계 기술이 널리 이용되고 있다. 스캔 설계로 인한 추가영역을 최소화 하고 최대의 고장 검출률을 목표로 하는 부분스캔 기술은 크게 구조분석과 테스트 가능도(testability)에 의한 설계 기술로 나누어 볼 수 있다. 구조분석에 의한 부분스캔은 짧은 시간에 스캔플립프롭을 선택할 수 있지만 고장 검출률은 낮다. 반면 테스트 가능도에 의한 부분스캔은 구조분석에 의한 부분스캔보다 스캔플립프롭의 선택 시간이 많이 걸리는 단점이 있지만 높은 고장 검출률을 나타낸다. 본 논문에서는 구조분석에 의한 부분스캔과 테스트 가능도에 의한 부분스캔 설계 기술의 장단점을 비교.분석하여 통합함으로써 스캔플립프롭 선택 시간을 단축하고 고장 검출률을 높일 수 있는 새로운 부분스캔 설계 기술을 제안한다. 실험결과 대부분의 ISCAS89 벤치마크 회로에서 스캔플립프롭 선택 시간은 현격히 감소하였고 비교적 높은 고장 검출률을 나타내었다.Abstract This paper provides a new partial scan design technique which not only reduces the time for selecting scan flip-flops but also improves fault coverage. To simplify the problem of the test pattern generation in the sequential circuits, full scan and partial scan design techniques have been widely adopted. The partial scan techniques which aim at minimizing the area overhead while maximizing the fault coverage, can be classified into the techniques based on structural analysis and testabilities. In case of the partial scan by structural analysis, it does not take much time to select scan flip-flops, but fault coverage is low. On the other hand, although the partial scan by testabilities generally results in high fault coverage, it requires more time to select scan flip-flops than the former method. In this paper, we analyzed and unified the strengths of the techniques by structural analysis and by testabilities. The new partial scan design technique not only reduces the time for selecting scan flip-flops but also improves fault coverage. Test results demonstrate the remarkable reduction of the time to select the scan flip-flops and high fault coverage in most ISCAS89 benchmark circuits.

• The Transactions of the Korea Information Processing Society
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• v.3 no.3
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• pp.572-580
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• 1996

This paper describes a test generation method for sequential circuits which improves the application limits of the IPMT method by applying the partial scan design to the IPMT method. To solve the problem that the IPMT method requires enormous computation time in image computation, and generates test patterns after the partialscan design is introduced to reduce test complexity. Scan flip-flops are selected for the partial scan design according to the node size of the state functions of a sequential circuit in their binary decision diagram representations. Experimental results on ISCAS'95 benchmark circuits show that a test generator based on our method has achieved 100% fault coverage by use of either 20% scan FFs for s344, s349, and s420 or 80% scan FFs for sl423. However, test gener-ators based on the previous IPM method have not achieved 100% fault coverage for those circuits.

• The Magazine of the IEIE
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• v.22 no.12
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• pp.93-104
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• 1995

디지탈 회로를 구현한 칩 및 보드의 시험 비용을 줄이기 위하여 사용되는 스캔 설계 기술 동향에 대하여 기술하였다. 스캔 설계 기술은 칩 수준에서 먼저 적용되기 시작하였다. 회로의 모든 플립플롭을 스캔할 수 있도록 하는 완전 스캔이 먼저 개발되었고, 최근에는 플립플롭의 일부분만 스캔할 수 있도록 하는 부분 스캔 기술이 활발하게 논의되고 있다. 한편 보드의 시험에 있어서도 보드에 실장되는 칩의 밀도가 증가되고, 표면 실장 기술이 일반화됨에 따라 종래의 시험 기술로는 충분한 시험을 거치는 것이 불가능하게 되었다. 따라서, 칩에 적용되던 기법과 유사한 스캔 설계 기술이 적용되기 시작하였다. 이를 경계 스캔(Boundary Scan)이라고 하는데, 이 기술은 80년대 후반부터 본격적으로 논의되기 시작하였다. 1990년에는 이 기술과 관련된 IEEE의 표준이 제정되어 더욱 많이 적용되는 추세에 있다. 이 논문에서는 이러한 칩 및 보드의 시험을 쉽게하기 위한 스캔 설계 기법의 배경, 발전 과정 및 기술의 내용을 소개한다.

• Journal of the Korean Institute of Telematics and Electronics C
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• v.35C no.11
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• pp.11-20
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• 1998

Testability analysis computes controllabilities and observabilities of all lines of a circuit and then evaluates fault coverage. The values of controllability and observability as well as fault coverage produced by testability analysis are used for applications of testability analysis. ITEM was evaluated as a fault coverage tool. But the values of controllability and observability at all lines of circuits must be estimated as a performance measure of testability tools for another application such as partial scan. In this paper, partial scan method based on sensitivity analysis which estimates relative improvement of detectability of circuits after scanning a flip-flop is used for performance evaluation of ITEM. Performance of ITEM, with respect to testability values on each net, has been measured by comparing ITEM and STAFAN. Partial scan performance achieved by ITEM is very similar to that of STAFAN, but ITEM takes less CPU time. Therefore ITEM is very efficient for partial scan application because ITEM runs faster for very large circuits in which execution time is critical.

• Proceedings of the Korean Society of Precision Engineering Conference
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• 2004.05a
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• pp.307-307
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• 2004

본 논문에서는 3차원 스캔기기에서 실제 모델을 측정하여 얻어지는 점 데이터로부터 모델의 표면을 생성하는 알고리즘을 제안한다. 3차원 스캔기기가 정밀해지고 스캔 규모도 커짐에 따라 측정 데이터의 크기도 증가되어, 이러한 대용량 측정 데이터의 복원 알고리즘이 필요로 되고 있다. 그리고 여러 다른 각도에서 스캔닝 된 점 데이터들은 이어지는 부분이 정확히 맞지 않아 중첩되어 표현되거나 기계적인 또는 환경적인 제약 등의 이유로 오류가 포함될 수도 있다. 그러므로 복원 알고리즘은 이러한 중첩된 표현을 정리하고 오류를 보정해 주어야 한다.(중략)

• Proceedings of the Korea Information Processing Society Conference
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• 2021.05a
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• pp.326-329
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• 2021

데이터베이스에서의 빈발 패턴 탐색은 일정 횟수 이상 같이 등장하는 항목들의 집합을 찾는 문제이다. 본 논문은 다수의 2 차원 배열들이 주어졌을 때, 이들 내부에서 빈번히 같이 등장하는 부분 구역들을 찾는 문제를 다룬다. 하지만 기존 빈발 패턴 탐색 기법들은 배열 내 원소들의 위치 관계까지 고려하지는 않기 때문에 본 문제에 바로 적용하기는 어렵다. 따라서 본 논문은 다수의 2 차원 배열 내에서 빈번히 같이 발생하는 부분 구역들을 효율적으로 찾는 기법을 제안한다. 본 논문의 선행 연구에서는 주어진 배열들을 두 번 스캔하여 빈발 부분 구역 집합을 찾는 기법을 제안하였다. 본 논문에서는 이를 개선하여 배열들을 한 번만 스캔하고도 빈발 부분 구역 집합을 찾는 효율적인 기법을 제안한다. 이를 위해 제안 방법은 지금까지 탐색된 부분 구역들에 대한 정보를 메모리에 효율적으로 유지한다. 실험결과 제안방법은 기존 방법에 비해 수행시간을 약 30% 단축함을 보였다.

• The Korean Journal of Nuclear Medicine
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• v.30 no.4
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• pp.463-468
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• 1996

본 연구는 간질 병소의 국소화에 있어 발작기 및 발작간 뇌스캔의 정확도를 알아보고 발작기 뇌 스캔에서 나타나는 간질 확산이 정확한 간질 병소를 국소화 하는데 어떠한 영향을 미치는가에 대하여 알아보고자 하였다. 15명의 복잡 부분 발작 환자를 대상으로 하였으며, 간질 병소의 최종적인 국소화는 두피 및 발작 뇌파, 피질 뇌파, 자기 공명 영상, 임상양상 및 병리 소견을 종합한 근거로 하였다. 발작기 뇌스캔은 뇌파상 발작 중 또는 환자가 aura를 호소할 때 Tc-99m HMPAO 20mCi(740 MBq)를 정맥주입후 시행하였으며 발작간 뇌스캔은 발작기 뇌스캔 후 3일 이내 임상적으로 발작 증상이 없는 기간에 시행하였다. 간질 병소는 우측 측두엽이 8예, 좌측 측두엽이 6예, 측두엽 이외의 기원이 1예 였다. 발작기 뇌스캔상, 모두 11예(73.3 %)에서 단발성 또는 다발성 섭취 증가가 간질 병소 및 간질확산 부위에서 관찰되었으며, 간질 병소에만 국한된 섭취 증가는 4예(26.7%)에 불과 하였다. 발작간 뇌스캔에는 모두 11예(73.3 %)에서 간질 병소에만 섭취가 감소되었다. 자기 공명 영상에서는 8예(53.3 %)에서 hippocampal sclerosis를 포함한 간질 병소가 확인되었다. 본 연구로 복잡 부분 발작 환자에서, 간질 확산이 발작기 뇌 스캔 중 자주 관찰됨을 알 수 있었으며, 이러한 간질 확산에 따른 다발성 방사능 섭취가 발작기 뇌스캔상, 간질 병소의 국소화에있어 한계가 있음을 결론 내릴 수 있었다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.43 no.6 s.348
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• pp.30-37
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• 2006

This paper presents a modified scan cell architecture to reduce the power dissipation during testing. It not only eliminates switching activities in the combinational logic during scan shifting but also reduces switching activities in the scan chain during the time. Furthermore, it limits the transitions on capture cycles. It can be made for test-per-scan BIST and employed in both single scan style and multiple scan style. Experimental results demonstrate that the proposed structure achieves the same fault coverage with lower power consumption compared to other existing BIST schemes.

• Journal of the Korea Institute of Information Security & Cryptology
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• v.16 no.3
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• pp.65-76
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• 2006

This paper deals with an effective algerian aimed at improving the port scan detection in an intrusion detection system (IDS). In particular, a detection correlation algerian is proposed to maximize the detection capability in the network-based IDS whereby the 'misuse' is flagged for analysis to establish intrusion profile in relation to the overall port scan detection process. In addition, we establish an appropriate system maintenance policy for port scan detection as preprocessor for improved port scan in IDS, thereby achieving minimum false positive in the misuse detection engine while enhancing the system performance.