• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2012년도 한국컴퓨터종합학술대회논문집 Vol.39 No.1(A)
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• pp.293-295
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• 2012

가상화 기술은 물리적 컴퓨팅 자원을 사용자에게 논리적으로 제공하여 시스템의 효율성을 높이고 유연성을 향상시키기 위한 기술로 서버 통합이나 아마존 EC2와 같은 클라우드 컴퓨팅 환경에서 사용되고 있다. 이러한 가상화 환경에서는 다수의 가상머신들의 동시적인 I/O 수행으로 인해 저장장치에 병목현상이 발생된다. 또한 각 가상머신들의 중복된 데이터들을 저장하기 위해 불필요한 쓰기 비용이 발생하여 시스템의 성능 저하가 발생하게 된다. 본 논문에서는 이러한 가상화 환경에서의 I/O비용을 감소시키기 위해 SSD를 캐시로 사용하는 중복 제거 기법을 제안한다. 제안된 기법은 중복된 데이터를 제거하여 불필요한 디스크에 대한 I/O 수행을 감소시키며, 중복 발생 패턴의 특성을 고려하여 SSD의 빠른 쓰기 성능을 효과적으로 사용할 수 있는 캐시 구조 모델을 통해 가상화 환경에서 I/O 성능을 향상 시킬 수 있음을 보인다.

• 정보처리학회논문지A
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• 제9A권4호
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• pp.525-534
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• 2002

병렬프로그램에서 경합 조건은 비결정적인 수행 결과를 초래하므로 디버깅을 위해 반드시 탐지되어야 한다. 이러한 경합을 수행 중에 탐지하는 기존의 기법들은 병행성 정보 생성 시에 공유 자료구조를 사용하여 심각한 병목현상을 발생시키거나, 병행성 정보 비교 시에 내포병렬성의 정도에 의존하는 비효율적인 시간 복잡도를 가진다. 본 논문에서는 개별 자료구조를 사용함으로써 병목현상을 제거하여 병행성 정보를 확장적으로 생성하며, 생성된 병행성 정보의 비교 시간을 상수적인 복잡도로 개선한 새로운 레이블링 기법을 제안한다. 그러므로 제안된 레이블링 기법의 확장성 및 효율성은 공유메모리와 메시지전달 프로그램뿐만 아니라 이를 혼합하여 사용하는 병렬프로그램에서도 효율적인 수행중 경합탐지를 가능하게 한다.

• 정보보호학회논문지
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• 제18권6A호
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• pp.51-61
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• 2008

본 논문은 최근 많이 사용되는 64-비트 프로세서인 Intel Core2 프로세서와 AMD Athlon64 프로세서에서 AES 알고리즘을 고속 구현하는 기법을 제시한다. 먼저 EM64T 아키텍처의 Core2 프로세서는 메모리 접근 명령어 처리 효율이 연산 명령어 처리 효율보다 떨어진다. 때문에 메모리 접근 명령어의 비율이 높게 구성된 기존 AES 구현기법은 메모리 병목현상이 발생된다. 이에 메모리 접근 명령어 비율을 낮춘 부분 라운드키 기법을 제시한다. ECB 모드로 구현한 결과 Core2Duo 3.0 Ghz 프로세서에서 185 cycles/block, 2.0 Gbps의 성능을 보여주었다. 이 결과는 가장 빠르다고 알려진 bernstein 코드보다 35 cycles/block 빠르다. 한편 AMD64 아키텍처의 Athlon64 프로세서에서는 명령어 디코딩 과정에서 발생하는 병목현상을 제거하므로써 속도를 향상시켰다. 그 결과 Athlon64 프로세서에서 170 cycles/block의 성능을 나타났다. 이는 가장 빠르다고 알려진 Matsui의 비공개 코드와 성능이 동일하다.

• 한국정보통신학회논문지
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• 제24권9호
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• pp.1180-1186
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• 2020

임베디드 시스템 중 하나인 TPU (Tiny Processing Unit)를 사용하는 데에는 많은 제약들이 따른다. 외부 충격에 의해 데이터 통신 중 잡음이 발생하거나, 충분한 전력이 공급되지 않아 문턱전압을 넘지 못해 올바른 값 전달이 이루어지지 않는 경우가 있다. 이러한 문제점들을 해결하기 위해 많은 임베디드 시스템에서는 ECC (Error Correcting Code)를 사용하는데, ECC를 추가하게 되면서 메모리에서 데이터를 읽어오는 시간이 더 오래 걸리게 되는 문제점이 발생한다. 따라서 우리는 ECC 처리된 코드를 읽어오는 과정을 병렬처리하여 병목현상을 완화하고 TPU의 속도 및 데이터 안정성을 높이는 모델을 제안한다. 제안된 구조는 기존 구조에 비해 메모리를 조금 더 사용하여 안정성과 더 빠른 속도를 보여준다. 실험은 행렬의 연산을 사용하여 진행되었으며, 제안된 구조는 이전의 구조보다 7% 빠른 속도를 보여준다.

• 대한전자공학회논문지SD
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• 제45권11호
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• pp.71-76
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• 2008

H.264(또는 MPEG-4/AVC pt.10) 압축 표준은 고성능 영상 압축 알고리즘으로 그 적용 범위를 넓혀 가고 있다. H.264 압축 표준의 가변길이 코드(Variable Length Code)는 데이터의 통계적 중복성의 특성을 이용하여 압축을 한다. 이러한 압축된 비트 스트림은 복호기에서 연속된 비트 스트림을 잘라내는 작업과 테이블에서 비트 스트림과 비교하는 작업을 진행하는데 순수 하드웨어 구현이 까다로운 연산부이다. 본 논문에서는 HD 영상을 실시간으로 복호 가능한 가변길이 복호기 구조를 제안한다. Exp-Golomb 복호기는 연산기로 구성되어 있으며, CAVLD는 테이블과 연산기를 혼합하여 최적화된 하드웨어로 설계하였다. 비트 스트림의 분할(parsing) 작업은 배럴 쉬프터(Barrel shifter)와 1값 감지기(First 1's detector)에서 진행되며, 이 두 유닛은 Exp-Golomb 복호기와 CAVLD가 공유하는 구조로 설계하여 불필요한 하드웨어를 제거하였다. CAVLD와 재정렬(Reorder) 유닛간의 병목현상으로 가변길이 복호기 뿐만 아니라 H.264 디코더 전체의 성능 저하가 나타나는 단점을 제거하기 위해서 CAVLD와 재정렬 유닛간 FIFO와 재정렬 유닛의 최종 출력에 메모리를 두어 병목현상을 제거하였다. 제안된 가변길이 복호기는 Verilog-HDL을 이용하여 설계하고 FPGA를 통해 검증하였다. 0.18um 표준 CMOS 공정을 사용한 합성 결과는 22,604 게이트 수이며, 동작 주파수 120MHz에서 HD 영상이 복호됨을 확인하였다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2011년도 하계학술대회
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• pp.359-360
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• 2011

본 논문에서는 고속으로 디지털 홀로그램을 생성할 수 있는 하드웨어구조를 제안하였다. 수정된 컴퓨터 생성 홀로그램(computer-generated hologram, CGH) 알고리즘을 이용하고, 전체 화소에서 홀로그램의 한 화소씩 연산하는 방법을 선택하여 홀로그램 한 화소씩 계산하고 바로 출력 하여 메모리 병목현상을 제거하기 위한 파이프라인 기반의 하드웨어 구조를 제안하였다. CGH 알고리즘을 바탕으로 입력부, 연산부, 및 정규화부로 구성된 디지털 홀로그램 생성기의 구조를 제안하였고, 객체의 화소만 저장하여 반복 사용하기 때문에 메모리의 사용량을 줄일 수 있었다. 제안한 하드웨어는 세로 방향으로 확장을 하여 동작을 병렬화시킬 수 있다. 제안한 하드웨어는 1K의 광원에 대해 HD급 홀로그램을 초당 약 87장을 생성할 수 있었다.

• 한국정보통신설비학회:학술대회논문집
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• 한국정보통신설비학회 2005년도 하계학술대회
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• pp.388-396
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• 2005

차세대 디지털 컨버젼스 플랫폼(Digital Convergence Platform, DCP)을 개발하는 데 있어 현재의 네트워크 스토리지는 성능 및 기능면에 있어 여러 가지 문제점을 가지고 있어 새로운 네트워크 스토리지 솔루션 개발이 필요한 실정이다. 본 논문은 "IP 기반의 능동형 미디어 스토리지 플랫폼"이라는 미래의 네트워크 스토리지 시스템의 분석을 통해, 서비스에 따라 능동적으로 동작하여 새로운 서비스에 최적화 시킬 수 있고, 서로 다른 프로토콜을 사용하여 스토리지 간에 호환이 되지 않는 문제점을 프로토콜 컨버젼스 기술을 통해 연결시켜 주는 등 신기술을 활용함에 따라 이러한 문제점을 해결하기 위한 방안을 제시한다. 결과적으로 서비스에 따라 독립적으로 데이터 프로세싱을 하는 하드웨어를 개발함에 따라 스토리지에 데이터 기록 및 검색에 있어 데이터 병목현상을 제거하여 대폭 성능을 향상 시킬 수 있다.

• 한국경영과학회:학술대회논문집
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• 대한산업공학회/한국경영과학회 2006년도 춘계공동학술대회 논문집
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• pp.1596-1602
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• 2006

대부분의 금형 제작에 있어서 face milling은 가공물의 표면을 매끄럽게 하는 가장 중요한 마무리 공정이다. 이 마무리 단계에서 burr의 형성은 가히 탐탁지 않은 현상중의 하나가 된다. 또한, burr는 가공물의 정밀도를 감소시키고 작업자의 안전에 영향을 미치기 때문에 이를 제거하기 위해 후처리(deburring)과정을 야기 시키며, 불필요한 비용의 발생과 작업의 병목현상을 불러오게 된다. 따라서, burr의 생성 원리를 이해하고 burr의 발생을 최소화 할 수 있는 연구가 필요하게 된다. 이를 바탕으로 deburring의 비용을 줄일 수 있는 최적의 가공계획을 수립해야만 제품의 정밀도를 높일 수 있고, 작업 능률과 생산성을 향상시킬 수 있다. 본 논문에서는 지금까지의 연구보다 좀더 현실적으로 접근하기 위하여 피삭재의 형상이 line, arc, circle, spline 등의 여러 가지 형상으로 복합적으로 이루어진 복합형상에 대하여 burr의 발생을 연구하였고 이에 다중가공 경로까지 고려하여 burr의 형성을 예측할 수 있는 알고리즘을 수립하였다. 더 나아가 본 연구의 궁극적 목적인 burr를 최소로 발생시키는 가공경로를 설계할 수 있는 시스템을 개발하고자 한다

• 한국전자통신학회논문지
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• 제4권3호
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• pp.217-223
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• 2009

최근, 다양한 네트워크의 발달은 심각한 사회문제를 발생시킨다. 그러므로 네트워크의 보안성을 통제할 수 있는 방법이 요구되어진다. 보안과 관련된 이러한 문제들은 해킹, 크래킹과 같은 비 보안분야에 직면해 있다. 새로운 암호알고리즘의 개발없이 해커나 크래커로부터 안전성을 보장받기 위한 방법은 확장된 키 길이를 통한 비 암호해석법을 유지시키는 것이다. 본 논문에서는 RSA 암호시스템에서 병목현상을 제거하기 위해서 가변길이 곱셈, 캐리 생성 부분을 하나의 어레이 방식을 사용하는 몽고메리 곱셈기 구조를 제안하였다. 그러므로 제안된 몽고메리 곱셈기는 크래킹으로부터 안전성을 제공하게 되며 실시간 처리가 가능해질 것이다.

• 한국통신학회논문지
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• 제34권6C호
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• pp.619-625
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• 2009

이 논문은 ITU-T Recommendation J.83 Annex B에서 패킷 동기화와 에러 검출을 위해 사용된 패리티 체크섬 생성기의 병렬 구조를 제안한다. 제안된 병렬 처리 구조는 기존의 직렬 처리 구조에서 일어나는 병목현상을 제거하여 패리티 체크섬을 생성하는데 필요한 처리 시간을 상당히 줄여준다. 실험 결과는 제안된 병렬 처리 구조가 16%의 면적증가로 처리 속도를 83.1%나 줄일 수 있다는 것을 보여준다.