• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2013.11a
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• pp.161-164
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• 2013

본 논문에서는 다양한 멀티미디어 코덱을 고속으로 처리하기 위하여 전용하드웨어가 아닌 병렬 어레이 프로세서 기반의 U-Chip(Universal-Chip) 구조를 제안하고 TSMC 80nm 공정을 사용하여 11,865,090개의 게이트 수를 가지는 칩으로 개발하였다. U-Chip은 역양자화(IQ), 역변환(IT), 움직임 보상(MC) 연산을 위한 $4{\times}16$ 개의 프로세싱 유닛으로 구성된 병렬 어레이 프로세서와 문맥적응적 가변길이디코딩(CAVLC)을 위한 비트스트림 프로세서와 인트라 예측(IP), 디블록킹필터(DF) 연산을 위한 순차 프로세서와 DMAC의 데이터 전송 및 각 프로세서를 제어하여 병렬 파이프라인 스케쥴링을 처리하는 시퀀서 프로세서 등으로 구성된다. 1개의 프로세싱 유닛에 1개의 매크로블록 데이터를 맵핑하여 총 64개의 매크로블록을 병렬처리 하였다. 64개 매크로블록의 대용량 데이터 전송 시간과 각 프로세서들의 연산을 동시에 병렬 파이프라인 함으로서 전체 연산 성능을 높일 수 있는 이점이 있다. 병렬 파이프라인 구조의 H.264 디코더 프로그램을 개발하였고 제작된 U-Chip을 통해 $720{\times}480$ 크기의 베이스라인 프로파일 영상에 대하여 코어 192MHz 동작, DDR 메모리 96MHz 동작에서 30fps의 처리율을 가짐을 확인하였다.

• Journal of the Korea Society of Computer and Information
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• v.19 no.12
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• pp.1-10
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• 2014

This paper proposes a scheduling scheme that enhances power consumption efficiency of periodic real-time tasks using DVFS and power-shut-down mechanisms while meeting their deadlines on multicore processors. The proposed scheme is suitable for dependent multicore processors in which processing cores have an identical speed at an instant, and resolves the load unbalance of processing cores by exploiting parallel processing because the load unbalance causes inefficient power consumption in previous methods. Also the scheme activates a part of processing cores and turns off the power of unused cores. The number of activated processing cores is determined through mathematical analysis. Evaluation experiments show that the proposed scheme saves up to 77% power consumption of the previous method.

• Proceedings of the Korean Society of Computer Information Conference
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• 2017.07a
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• pp.1-2
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• 2017

본 논문에서는 지휘무장통제체계(이하 CFCS) 소프트웨어의 성능 향상 기법으로 고성능 컴퓨팅(이하 HPC) 시스템 활용 기법을 제안한다. 이 기법으로 본 논문에서는 HPC 분야인 멀티코어 프로세서를 활용하는 방법을 제안한다. 복잡한 반복연산을 하는 작업이 많은 CFCS의 특정 SW모듈에 대해 멀티코어 프로세싱 아키텍처를 이용한 병렬처리를 적용하여 기존 순차처리 대비 작업실행시간을 단축함으로써 작업 응답시간을 상당히 줄일 수 있다. 본 논문에서는 CFCS 시험 환경의 일부 특정 SW모듈 상에서 기존의 순차처리 방식으로 수행한 연산 결과와 다중 처리 프로그래밍 API인 OpenMP를 적용하여 수행한 연산 결과를 비교하여 CFCS에서의 멀티코어 프로세싱이 체계 전반의 성능 향상 면에서 효율적으로 사용될 수 있음을 보인다.

• Review of KIISC
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• v.4 no.2
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• pp.40-46
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• 1994

고속 계산을 요구하는 분야에서는 여러개의 프로세싱 소자를 사용하여 속도를 증가시키는 병렬 처리의 필요성이 점점 증대되고 있다. 특히 암호처리에서 이산대수 문제나 factorization문제는 많은 시간이 걸리므로 고속계산을 위한 병렬처리가 매우 중요하다. 본 논문에서는 Pohlig-Hellman에 의한 이산대수 알고리즘을 SIMD구조의 병렬 컴퓨터상에서 고속으로 처리할 수 있는 두가지 병렬 이산대수 알고리즘을 제시하며, 이를16개의 트랜스퓨터로 구성된 병렬 컴퓨터인 KOPS(Korea Parallel System)상에서 구현한 성능평가를 제시한다.

• Journal of Platform Technology
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• v.12 no.2
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• pp.58-63
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• 2024

CNNs tend to take a long time to learn and consume a lot of power due to lack of system resources with many data processing units when there are repetitive handles that do not have high performance in the image field. In this paper, we propose a handling method based on a low-power bus that can increase the exchange rate of multipliers and multiplicands within the convolution mixer, which is a tendency activity that occurs when a convolution mixer has multiplication, which is the core element of combination. Convolutional neural networks have proprietary low-power shared processor support and the design was implemented on an Intel DE1-SoC FPGA board using Verilog-HDL. The experiments validated the performance by comparing it with the exchange rate of the multiplier originally proposed by Shen on MNIST's numeric image database.

• 전기의세계
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• v.38 no.7
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• pp.11-18
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• 1989

최근 수년간의 슈퍼컴퓨터의 성향은 확실히 변화하고 있다. 괄목할 만한 것은 초대형의 엄청난 고가의 슈퍼컴퓨터에서나 가능하였던 고해상도의 실시간 화상처리를 이제는 Desk-top 형태의 그래픽 슈퍼컴퓨터에서도 가능해졌다는 점이다. 소위 "visualization"라 불리우는 그래픽 처리를 일반화 하고 있는 것이다. 두말 할 것 없이 초고속의 저렴한 그래픽전용 프로세서의 개발과 벡터프로세싱의 구조를 적용한 초강도의 병렬성의 덕택이라 해도 과언이 아닐듯 싶다. 이렇듯 어느 한정된 응용에서의 최적화된 병렬구조가 가져다준 기술혁신은 인류문명의 찬란한 한페이지를 막 열려하고 있다 하겠다. 물론 아직도 풀리려하지 않는 근본적인 문제가 있기는 하지만 주어진 특수 분야에 국한되지 않고 어느 범용분야에도 병렬처리를 하는 궁극적인 병렬성을 수행하는 슈퍼슈퍼 컴퓨터의 제작이 가능할 것인가 하고 의문점이 생긴다. 의문점이 생긴다.

• KIPS Transactions on Computer and Communication Systems
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• v.4 no.6
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• pp.177-184
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• 2015

This paper proposes a minimum-power scheduling scheme of real-time parallel tasks while meeting deadlines of the real-time tasks on DVFS-enabled multicore processors. The proposed scheme first finds a floating number of processing cores to each task so that the computation load of all processing cores would be equalized. Next the scheme translates the found floating number of cores into a natural number of cores while maintaining the computation load of all cores unchanged, and allocates the translated natural number of cores to the execution of each task. The scheme is designed to minimize the power consumption of the frequency-sharing multicore processor operating with the same processing speed at an instant time. Evaluation shows that the scheme saves up to 38% power consumption of the previous method.

• Electronics and Telecommunications Trends
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• v.18 no.6 s.84
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• pp.19-26
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• 2003

다양한 이동통신기기들을 한 시스템에 수렴시킬 수 있는 기술로서 SDR 기술이 각광받고 있다. 본 논문은 W-CDMA 물리계층 업링크의 트래픽 채널을 DSP로 구현하여 베이스밴드 프로세싱 하는 것을 목적으로 한다. 이러한 소프트웨어 모뎀은 초기화, 소스 데이터 발생, 스프레딩, 스크램블링, 출력단 등으로 이루어진다. 기존의 FPGA, ASIC 등으로 구현된 하드웨어 모뎀을 소프트웨어적인 DSP로 구현할 때 생기는 주요 문제들을 고찰하였다. 로드 밸런싱, 동시성과 실시간성, 버퍼 스킴, 멀티 태스킹, 인터럽트 관리, OVSF 및 스크램블링 코드의 복소수 연산 등이다. 전통적인 구조는 FPGA와 DSP 혼합체인데 각각 칩레벨 프로세싱, 심볼 프로세싱을 담당한다. FPGA와 DSP 혼합체 구조를 넘어서 멀티 DSP를 이용한 병렬처리기법, 또는 reconfiguable 칩을 개발해서 칩레벨 및 심볼 프로세싱을 한 번에 할 수 있는 개발제품도 출시되었다.

• Electronics and Telecommunications Trends
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• v.24 no.6
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• pp.86-93
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• 2009

프로세서는 더 이상 동작 주파수를 높이는 방법이 아닌 다수의 프로세서를 집적하는 멀티프로세서로 기술 발전이 이루어지고 있다. 최근 2, 4, 8개의 프로세서 코어를 넘어 64, 128개 이상의 프로세서를 집적한 대규모 데이터 처리 및 과학 연산용 고성능 프로세서들이 개발되고 있다. 본 문서는 이러한 병렬 프로세싱의 개념 및 병렬 프로세서의 기술을 정리하고 최근 동향과 함께 당면한 문제점들을 기술한다.

• Journal of the Korea Society of Computer and Information
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• v.16 no.5
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• pp.1-11
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• 2011

As the use of mobile multimedia devices is increasing in the recent year, the needs for high-performance multimedia processors are increasing. In this regard, we propose a SIMD (Single Instruction Multiple Data) based parallel processor that supports high-performance multimedia applications with low energy consumption. The proposed parallel processor consists of 16 processing elements (PEs) and operates on a 3-stage pipelining. Experimental results indicated that the proposed parallel processor outperforms conventional parallel processors in terms of performance. In addition, our proposed parallel processor outperforms commercial high-performance TI C6416 DSP in terms of performance (1.4-31.4x better) and energy efficiency (5.9-8.1x better) with same 130nm technology and 720 clock frequency. The proposed parallel processor was developed with verilog HDL and verified with a FPGA prototype system.