• 한국통신학회논문지
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• 제35권2C호
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• pp.148-154
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• 2010

본 연구에서는 무선 랜 표준안인 802.11n에서 채널 부호화 알고리즘으로 채택된 LDPC부호의 복호 알고리즘의 저복잡도에 대해 연구를 하였다. 샤논의 한계에 근접하기 위해서는 큰 블록 사이즈의 LDPC 부호어 길이와 많은 반복횟수를 요구한다. 이는 많은 계산량을 요구하며, 그리고 이에 따른 전력 소비량(power consumption)을 야기시키므로 본 논문에서는 세 가지 형태의 저복잡도 LDPC 복호 알고리즘을 제시한다. 첫째로 큰 블록 사이즈와 많은 반복 횟수는 많은 계산량과 전력 소모량을 요구하므로 성능 손실 없이 반복횟수를 줄일 수 있는 부분 병렬 방법을 이용한 복호 알고리즘, 둘째로 early stop 알고리즘에 대해 연구 하였고, 셋째로 비트 노드 계산과 체크 노드 계산 시 일정한 신뢰도 값보다 크면 다음 반복 시 계산을 하지 않는 early detection 알고리즘에 대해 연구 하였다.

• 한국통신학회논문지
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• 제41권12호
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• pp.1844-1850
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• 2016

양방향 필터(bilateral filter)는 필터링 시 주변 화소의 평균을 계산하여 경계 보존과 잡음제거에 장점을 가진다. 본 논문에서는 윈도우 분할 기반 양방향 필터에 대하여 실시간 처리가 가능한 시스템을 설계하였다. 윈도우 내부의 주변 화소를 5분할하고 연속된 중심화소와 공유하는 주변 화소를 동시에 연산하는 파이프라인 스케줄링을 적용한 병렬 처리 기법으로 성능을 개선하였다. 비트 폭에 따른 필터 성능과 하드웨어 자원 소모에 대한 상충관계(tradeoff)를 고려하였으며, 필터링 결과 영상의 PSNR 분석을 통하여 비트를 할당하였고 사용된 지수함수는 16단계의 계단함수 LUT를 적용하였다. 설계한 시스템은 verilogHDL로 설계되었으며, 동부하이텍 110nm 라이브러리를 사용하여 Synopsys를 통해 합성하였고 416MHz의 최대 동작주파수에서 416Mpixels/s(397fps)의 처리량(throughput)과 132K 게이트의 하드웨어 자원을 사용한다.

• 한국통신학회논문지
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• 제30권5C호
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• pp.371-381
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• 2005

본 논문에서는 동영상의 실시간 부/복호화를 위한 하드웨어 기반의 CAVLC 엔트로피 부/복호화기 구조를 제안한다. H.264/AVC의 무손실 압축 기법인 내용기반 가변길이 부호화(Context-based Adaptive Variable Length Coding)는 이전 표준의 기법과 다른 알고리즘을 채용하여 높은 부호화 효율과 복잡도를 가지고 있다. 이를 하드웨어 구조로 설계하기 위하여 메모리 재사용 기법을 적용하여 리소스를 최적화 하였으며, 지금까지 제시된 여러 엔트로피 부/복호화 구조 중 휴대용 기기에 적합한 성능 대비 리소스를 가지는 구조를 선택하고 이를 병렬 처리 구조로 설계하여 부호화 성능을 향상시켰다. 구현된 전체 모듈은 Altera사의 Excalibur 디바이스를 이용하여 검증하고 삼성 STD130 0.18um CMOS Cell Library를 이용하여 합성 및 검증하였다. 이를 ASIC으로 구현할 경우 부호화기는 150Mhz 동작주파수에서 CIF 크기의 동영상을 초당 300프레임 이상 처리하며 복호화기는 140Mhz 동작주파수에서 CIF 크기의 동영상을 초당 250 이상 처리할 수 있다. 본 결과는 하드웨어 기반의 H.264/AVC 실시간 부호화기와 복호화기를 설계하기에 적합한 하드웨어 구조임을 보여준다.

• 한국통신학회논문지
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• 제26권11C호
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• pp.148-156
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• 2001

본 논문에서는 RISC 마이크로프로세서에 DSP프로세서를 추가하여 멀티미디어 기능이 강화된 응용에 알맞은 마이크로프로세서(YS-RDSP)를 제안한다. YS-RDSP는 최대 4개의 명령어를 동시에 병렬로 처리할 수 있다. 프로그램의 크기를 줄이기 위해 YS-RDSP는 16비트와 32비트의 두 가지 명령어 길이를 지원한다. YS-RDSP는 칩 하나로 RISC마이크로프로세서의 programmability 및 제어능력에 DSP의 처리능력을 제공하기 위하여 8-KByte ROM과 8-KByte RAM을 내장하고 있다. 칩 내에 있는 주변장치중 하나인 시스템 컨트롤러는 저전압 동작을 위한 3가지의 전압강하모드를 지원하며 SLEEP명령어는 CPU코어와 주변장치의 동작상태를 변환시킨다. YS-RDSP프로세서는 Verilog-HDL를 이용하여 하향식설계방식으로 구현되었고 C-언어로 작성된 사이클 단위 시뮬레이터를 이용하여 개선되고 검증되었다. 검증된 모델은 0.6um, 3.3V CMOS 표준 셀 라이브러리로 합성되었으며 자동화 P&R에 의해 10.7mm8.4mm코어 면적을 갖도록 레이아웃 되었다.

• 한국통신학회논문지
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• 제27권4C호
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• pp.371-379
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• 2002

본 논문에서는 동작주파수 범위가 DC에서부터 3GHz인 MMIC SPST(Single Pole Single Throw) 스위치를 설계 및 제작하였다. 스위치 회로 설계에 앞서 성능을 정확히 예측하기 위하여 스위치 소자의 소신호 및 대신호 모델이 필요하며, 새로이 제안된 스위치 소자의 소신호 등가회로 모델 파라미터들은 측정된 5-파라미터로부터 최적화 기법을 사용하여 추출하였다. 이때 예측된 초기값과 경계구간을 사용함으로써 최적화 기법이 가지고 있는 문제점을 보완하였다. 대신호 모델은 측정된 DC 데이터로부터 경험식의 파라미터들을 추출함으로써 전류원을 모델링하였고, 드레인-소오스간 바이어스 전압을 변화시켜 측정한 5-파라미터로부터 채널 커패시턴스 값을 추출함으로써 전하 모델을 도출하였다. 이를 초고주파 회로 시뮬레이터에 적용하여 일반적인 직렬-병렬구조의 SPST 스위치와 격리도를 개선한 SPST 스위치를 설계하였으며, 개선된 SPST 스위치 경우 3GHz의 동작주파수에서 0/-3V의 컨트롤 전압을 인가하머 측정한 결과 삽입손실은 0.302dB, 격리도는 35.762dB, 입출력 VSWR은 각각 1.249와 1.254이며, PldB는 약 15.7dBm이다.

• 한국통신학회논문지
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• 제29권3A호
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• pp.331-336
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• 2004

본 논문에서는 보다 빠른 연산동작의 구현을 위해 시스템 복잡도를 개선한 새로운 GF(2$^{m}$ ) 승산기를 제안한다. m차 기약 AOP가 갖는 특성으로부터 승산 중 발생하는 모듈러 환원의 과정을 순환이동 특성으로 간략화 하였고, 이후 AND와 XOR 게이트들의 배열구조를 사용하여 승산을 이루도록 하였다. 본 논문에서 제안한 승산기는 m(m+1)개의 2-입력 AND게이트와 (m+1)$^2$개의 2-입력 XOR게이트만으로 구성되며 연산에 소요되는 지연시간은 Τ$_{A+}$〔lo $g_2$$^{m}$ 〕Τ$_{x}$ 이다. 제안된 승산기와 타 승산기를 비교하여 그 결과를 보였고, 비교 결과 회고구성 및 복잡도 개선에 우수한 특성을 가지며 VLSI 구현에 적합함을 확인하였다.다.

• 한국통신학회논문지
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• 제23권6호
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• pp.1409-1418
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• 1998

최근의 오디오 압축 알고리듬은 다양한 코딩 기법을 조합하여 사용하고 있다. 이들은 DSP 작업(DSP task), 제어 작업(controller task), 그리고 혼합 작업(mixed task)으로 나눌 수 있다. 기존의 DSP 프로세서들은 이들 중 DSP 작업만을 효율적으로 설계되어 있어 제어작업이나 혼합작업에 대해서는 자원을 효율적으로 활용하지 못하는 단점이 있다. 본 논문에서는 기존의 DSP 프로세서가 가지는 DSP 작업에 대하여 고성능을 그대로 유지하면서 제어작업과 혼합작업에서도 좋은 성능을 가지는 새로운 구조를 제안하고 구현하였다. 제안된 프로세서 YSP-3는 4개의 실행 유닛 (곱셈기, 2개의 ALU, 메모리 접근 유닛)을 병렬로 배치한 후 4-way 수퍼스칼라명령어 구조를 사용하여 각 우ㅠ닛을 독립적으로 사용할 수 있도록 하였다. 제안된 구조는 일반적인 DSP 알고리듬과 AC-3 디코딩 알고리듬을 실행하여 성능을 평가하였다. 마지막으로 VHDL을 통해 $0.6\$\mu$textrm{m}$-3ML 표준셀 기술로 합성한 후 Compass상에서 모의실험으로 통해 33MHz의 시스템 클럭에 대해 최대 지연시간 상황에서 실시간 동작을 확인하였다.

• 한국통신학회논문지
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• 제36권12B호
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• pp.1601-1610
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• 2011

본 논문에서는 100G 이더넷과 100G OTN에 대한 표준화 활동, 요구사항 및 관련 기술들에 대해서 고찰해 본다. 현재 망 사업자와 캐리어 업체들을 중심으로 100Gbps 전송용량에 대한 수요가 점자 증가하고 있다. 또한 OTN/DWDM 기반의 초고속 광 전달망은 폭발적으로 증가하고 있는 이더넷 트래픽을 효과적으로 수용하기 위한 구조로 변화해 가고 있다. 본 논문에서는 상용 FPGA를 사용하여 OTU4 프레이머를 구현하고 그 성능을 실험적으로 검증하였다. 구현된 OTU4 프레이머는 병렬 신호처리 기능, 다중 레인 운용 기능, 범용 매핑 절차 기능 및 FEC 기능을 가진다. 또한 구현된 OTU4 프레이머는 최대 120Gbps 신호처리 용량을 가지고 있어 $12{\times}10G$ 이더넷 또는 $3{\times}40G$ 이더넷 응용에 활용할 수 있다는 장점을 가진다. 본 연구는 ASIC이 아닌 상용 FPGA를 이용하여 OTU4 프레이머를 구현함으로써 빠르게 변해가는 시장상황에 유연하게 대처할 수 있으며 이를 토대로 국제표준을 추진할 수 있다는 장점을 가진다.

• 한국통신학회논문지
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• 제35권11B호
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• pp.1685-1695
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• 2010

본 논문에서는 IEEE 802.11 기반의 군 전술 네트워크에서 신뢰성을 보장하면서 망 생존성 향상을 위해 저피탐 성능을 향상시킬 수 있는 멀티캐스팅 MAC 프로토콜을 제안한다. RTS-CTS 기법을 사용하는 IEEE 802.11 기반의 멀티캐스팅 MAC에서는 신뢰성을 보장하기 위해 송신측이 보낸 RTS와 DATA의 수신 확인을 위한 모든든 수신단말의 CTS와 ACK가 보내져야 한다. 제안하는 프로토콜에서는 연속적인 CTS와 ACK 대신 MC-DS/CDMA 기술을 이용하여 병렬적인 CTS와 ACK를 전송함으로써 전송 오버헤드를 낮출 수 있다. 또한 이 기법을 적이 아군의 신호를 탐지하려고 시도하는 전술환경에 적용시 코드를 통해 전송 파워를 제어함으로써 확산 이득을 통해 송신 단말은 다수의 수신 단말로부터 전송된 신호를 받을 수 있지만, 적 검파기에는 탐지 확률이 낮아짐으로 인해 저피탐 성능 역시 얻을 수 있는 장점이 있다. 제안하는 기법은 IEEE 802.11a 기반 시뮬레이션을 통해 기존에 연속적으로 CTS와 ACK를 전송하는 신뢰성 있는 멀티캐스팅 MAC 프로토콜보다 시스템 처리량, 메시지 전송 지연시간 저피탐 성능에서 신뢰성을 유지하면서 효율성과 생존성을 동시에 높일 수 있음을 보여준다.

• 한국통신학회논문지
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• 제35권2A호
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• pp.112-120
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• 2010

본 논문에서는 집합 그룹핑을 이용한 APQRDM (adaptive parallel QRDM) 알고리즘과 AIQRDM (adaptive iterative QRDM) 알고리즘을 제안한다. 제안된 검출 알고리즘은 집합 그룹핑을 이용하여 QRDM 알고리즘의 트리 검색 단계를 PDP (partial detection phases) 로 분할하여 수행한다. 기존 QRDM 알고리즘의 트리 검색 단계가 4개의 PDP로 나누어질 때, APQRDM 알고리즘은 기존 QRDM 알고리즘의 1/4 에 해당하는 검출 지연(latency) 을 가지며, AIQRDM 알고리즘은 기존 QRDM 알고리즘의 약 1/4에 해당하는 하드웨어 요구량을 가진다. 모의실험 결과는 $4{\times}4$ 시스템의 경우, APQRDM 알고리즘은 12dB의 Eb/N0에서 기존 QRDM 알고리즘의 약 43%에 해당하는 연산 복잡도를 가지며, AIQRDM 알고리즘은 0dB의 Eb/N0에서 기존 QRDM 알고리즘의 54%, AQRDM 알고리즘의 10%에 해당하는 연산 복잡도를 가짐을 보인다.