• Proceedings of the Korean Institute of Communication Sciences Conference
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• 1996.06a
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• pp.123-127
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• 1996

• Proceedings of the Korean Institute of Communication Sciences Conference
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• 1998.10a
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• pp.491-494
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• 1998

• Proceedings of the Korean Institute of Communication Sciences Conference
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• 1992.10a
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• pp.382-387
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• 1992

• Proceedings of the Korean Institute of Communication Sciences Conference
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• 1995.06a
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• pp.236-239
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• 1995

• Electronics and Telecommunications Trends
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• v.25 no.5
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• pp.123-136
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• 2010

반도체 공정 기술의 발전으로 인하여 반도체 회로는 지속적으로 비약적인 성능의 발전을 가져오고 있다. 고성능 프로세서는 이와 같은 반도체 공정의 미세화에 따라 전력소모 및 발열 문제로 인하여 공정 및 속도 향상을 통한 성능 경쟁에서 탈피하여, 수십 개에서 수백 개의 코어를 내장하는 고도병렬화/이기종화를 통한 성능 향상을 추구하는 시대로 접어들고 있다. 본 문서에서는 최근의 고성능 프로세서 동향을 중심으로 병렬/이기종화 기술 및 관련 기술의 최근 동향과 향후 발전 추세에 대해 논의하고자 한다.

• Proceedings of the Korean Information Science Society Conference
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• 2003.04a
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• pp.118-120
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• 2003

PtolemyII의 CSP 도메인은 병렬 시스템을 효과적으로 명세할 수 있는 프로세스 알제브라 언어인 CSP를 구현한 것이다. CCS도 프로세스 알제브라 언어로써 정형적으로 병렬시스템을 명세하고 검증할 수 있다. 이 두 언어는 비슷한 목적으로 가지고 개발되었으나 통신의 세부적인 부분의 개념에 있어서 차이가 존재한다. 특히 CCS 를 기반으로 하여 개발된 ACSR 의 경우 실시간 시스템을 정형적으로 명세하고 검증하기 위해 필요한 시간과 자원의 개념을 추가하였다. 본 논문에서는 ACSR 도메인을 PtolemyII에 구현하기 위한 단계적인 방법으로 CCS와 CSP의 차이점을 밝혀서, 기존의 CSP 도메인의 Rendezvous 알고리즘을 CCS 기반의 통신이 이루어 질 수 있도록 수정하여 PtolemyII에 CCS 도메인을 구현하였다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2000.10a
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• pp.149-152
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• 2000

본 논문에서는 전자계의 시간 변화 파형을 측정하기 위한 모노폴 안테나의 감도 특성을 개선하기 위해 리액턴스 소자를 안테나에 직렬 또는 병렬 연결한 경우의 감도 특성에 관하여 검토하고 있다. 이론 해석의 결과, 리액턴스 소자를 병렬로 연결할 경우에는 장하 리액턴스의 갑이 무한대일 때 감도 특성이 가장 양호하였으며, 직렬로 연결한 경우에는 최대의 감도 특성을 갖는 리액턴스의 값이 존재한다는 것을 알 수 있었다.

• The Journal of the Korea institute of electronic communication sciences
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• v.13 no.2
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• pp.333-340
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• 2018

This paper introduces a BCH code decoder using parallel CRC(: Cyclic Redundancy Check) generation. Using a conventional parallel syndrome generator with a LFSR(: Linear Feedback Shift Register), it takes up a lot of space for a short code. The proposed decoder uses the parallel CRC method that is widely used to compute the checksum. This scheme optimizes the a syndrome generator in the decoder by eliminating redundant xor operation compared with the parallel LFSR and thus minimizes chip area and propagation delay. In simulation results, the proposed decoder has accomplished propagation delay reduction of 2.01 ns as compared to the conventional scheme. The proposed decoder has been designed and synthesized in $0.35-{\mu}m$ CMOS process.

• Journal of the Korean Society for Aeronautical & Space Sciences
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• v.30 no.6
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• pp.21-30
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• 2002

A preconditioned Navier-Stokes code was parallelized by the domain decomposition technique, and the accuracy of the parallelized code was verified through a comparison with the result of a sequential code and experimental data. Parallel performance of the code was examined on a Myrinet based PC-cluster and a Fast-Ethernet system. Speed-up ratio was examined as a major performance parameter depending on the number of processor and the network communication topology. In this test, Myrinet system shows a superior parallel performance to the Fast-Ethernet system as was expected. A test for the dependency on problem size also shows that network communication speed in a crucial factor for parallel performance, and the Myrinet based PC-cluster is a plausible candidate for high performance parallel computing system.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.27 no.7A
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• pp.635-640
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• 2002

We investigate optimal and suboptimal decision rules for parallel code acquisition in chip asynchronous direct-sequence spread-spectrum systems. The conventional decision rule for parallel acquisition is to choose the largest correlator output of a receiver. However, such a scheme is optimum only for chip synchronous models. In this paper, an optimal decision rule is derived based on the maximum-likehood criterion for chip asynchronous models. A simpler suboptimal decision rule is also discussed. The performance of the optimum and suboptimum decision rules is compared to that of the conventional decision rule. Numerical results show that, for chip asynchronous models, both the optimal and suboptimal decision rules outperform the conventional decision rule.