여파기는 현대 무선통신에 있어 필수 불가결한 소자이다. 본 논문에서는 LTCC 다층기술을 이용한 IEEE 802.1la WLAN 송수신기 에 응용될 수 있는 소형 대역통과 여파기를 설계, 제작하였다. 2단의 대역통과 여파기의 등가회로를 도출하기 위하여 대역통과와 J-인버터 변환을 Chebyshev 저역통과 프로토타입 여파기에 적용하였다. 병렬 L-C공진기는 복잡하며 고주파에서 인덕터의 기생 성분을 조정하기가 용이하지 않으므로 단락된 $\lambda/4$ 스트립라인 공진기 구조를 이용하였다. 각 수동소자는 서로 다른 층에 위치하고 있으며, 비아를 통하여 상호연결되어 있으며 내부 접지면에 의하여 격리되어 있다. 제작된 여파기는 $2.51\times2.27\times1.02\;mm^3$이며 6층으로 구성되어 있다. 측정된 여파기는 -2.25 dB의 삽입손실과 220 MHz의 대역폭, 5.7 GHz에서 -32.25 dB의 감쇄 특성을 나타내었으며 0.9 ns의 군지연 특성을 나타내었다.
모바일 통신의 발전으로 데스크탑과 같이 위치가 고정적인 시스템 외에도 이동이 편리한 휴대폰 등의 모바일 컴퓨팅시스템이 많이 이용되고 있다. 모바일 단말기의 컴퓨팅 성능이 발전하고 있지만, 많은 계산이나 처리를 요구하는 소프트웨어를 휴대폰 같은 모바일 단말기에서 이용하기는 힘들다. 이 같은 단점을 해소하기 위해 모바일 클러스터 컴퓨팅을 활용하기로 하고, 본 연구에서는 기존 모바일 컴퓨팅 시스템을 분석하였지만 기존의 모바일 클러스터 컴퓨팅 연구들에서는 구현보다는 시스템 구조 제안에 머물고 있거나, 실제 휴대폰 등의 단말기로 구현한 예가 없는 등, 현실에서 활용하기에는 무리가 있는 실정이다. 이에 본 논문에서는 기존의 JPVM 클러스터 시스템에 휴대폰이 참여하도록 하고 클러스터 시스템에서 대용량 소프트웨어를 처리하여 휴대폰에서 그 결과를 볼 수 있도록 하였다. JPVM 클러스터에 참여한 휴대폰 상에서는 병렬 응용의 실행과 종료뿐만 아니라 그 실행 결과도 원하는 형태로 볼 수 있다. 구현된 시스템은 휴대폰이 클러스터 시스템에 참여할 수 있다는 측면에서 Mobile-JPVM이라고 할 수 있으며, 성능평가를 통해 Mobile-JPVM이 대용량 소프트웨어를 실행시키는데 문제가 없음을 확인하였다.
분자 동역학 기법을 사용한 재료 파괴 시뮬레이션은 계산량의 방대함으로 인하여 극히 최근까지 활발한 연구가 진행되지 못하였으나 최근 컴퓨터의 성능향상으로 인하여 새로운 연구분야로 떠오르고 있다. 분자 동역학은 그 특성상 계산 집약적인 환경을 요구함으로 대규모의 연산을 위해서는 슈퍼컴퓨터나 클러스터(cluster)의 사용이 필수적이나 고가의 장비와 사용료로 인하여 많은 제한을 받아왔다. 본 연구에서는 PC를 사용하여 클러스터를 제작하고, 균열이 있는 시편을 사용하여 파괴현상에 대한 분자 수준의 거동을 시뮬레이션 하였으며, 클러스터의 노드(node) 수, 효율, 분자 수, 노드간의 통신시간 등의 상호관계를 파악하여 최적의 성능을 가진 클러스터를 구성하는 데 필요한 요소들을 분석하였다. 제작된 PC 클러스터를 사용하여 약 50,000개의 분자를 사용한 재료 파괴 시뮬레이션을 수행하였다.
이기종의 다양한 장비로 구성된 현대의 네트워크는 분산 설치되어 있고, 이를 중앙 집중적이면서 효율적으로 관리하기 위해서 NETCONF 표준이 제정되었다. 본 논문에서는 NETCONF의 각 계층에 대해 개선한 연구를 포함하여 하나의 시스템으로 통합하는 작업을 수행하였다. RPC 계층에서는 멀티스레드를 사용하여 비동기 통신 채널 및 병렬 처리가 가능하도록 하였고, Operation 계층에서는 장비 설정 데이터 간 종속성을 이용한 데이터 그룹을 활용하여 연산의 효율성을 증가시켰다. Operation 계층과 연동할 수 있도록 Content 계층에서의 설정 데이터 모델링 기법에 대해서도 제시하였다. 마지막으로 GUI 프로그램을 구현하고 구현 결과를 나타내었다. 개선된 NETCONF와 표준 NETCONF를 질의 처리율, 질의 처리 속도, CPU 사용률에 대해 비교하는 실험을 수행한 결과 질의 처리율과 처리 속도에서는 개선된 NETCONF가, CPU 사용률에서는 표준 NETCONF가 우수하였다.
다중 프로세서 시스템에서 노드 간의 연결을 제공하는 상호 연결망이 전체 시스템의 성능에서 차지하는 비중은 매우 크다 상호 연결망의 형태는 여러 종류가 있을 수 있으나 Mesh, 링, 계층 링 등의 형태가 많이 사용된다. 이 논문에서는 기존의 계층 링을 수정,한 Torus Ring을 제안한다. Torus Ring은 계층 링과 완전히 동일한 복잡도를 가지면서도 지역 링 간의 연결 방법만을 변경한 형태의 상호 연결망이다. 이 연결망은 역방향 인접 링에 대한 요청에서 홉 수의 이득을 봄으로써 평균 흡수를 감소시킨다. 또한 접근의 지역성을 고려하지 않은 균등분포의 가정 하에서도 평균 홉수의 기대값에서 계층링과 동일한 값을 가지며, 실제 병렬 프로그램이 수행되는 환경에서는 인접링에 대한 통신 비율이 증가할 가능성이 크기 때문에 더 큰 흡수의 이익을 기대할 수 있다. 이에 따라 상호 연결망의 요청과 웅답의 지연 시간이 최대 19$\%$까지 감소하였으며, 이러한 웅답 지연 시간의 단축이 수행 시간을 최대 10$\%$ 정도까지 감소시키는 결과를 가져왔다.
본 논문에서는 스마트미터를 활용한 건축물의 전력에너지 절감 및 효율화 방안에 대하여 실험하였다. 전력에너지 절감을 위해 개선된 자동역률제어시스템(APFC)을 제안하고, 수요전력의 억제(Demand Control) 방안을 제시하였다. 이는 스마트미터의 ICT 기술을 통하여 실시간 양방향으로 콘덴서 뱅킹과 차단기를 직접 제어함으로써 이루어진다. 개선된 APFC는 콘덴서 뱅킹을 보다 다양화하기 위해 이종 용량의 콘덴서를 직병렬 혼합 결선하여 구성함으로써 구축 비용을 최소화 한다. 상기 기능을 위해 Atmel사의 AVR465를 이용하여 PLC 및 Zigbee 통신기능을 갖는 스마트미터를 설계하였다. 24시간 운영되는 숙박시설에 대하여 테스트한 결과 역률은 95%이상을 유지하였고, 과보상은 발생하지 않았음을 확인할 수 있었다.
실시간 2차원 디지털 IIR 필터링 알고리즘의 구현을 가능하게 하는 디지털 신호처리시스템의 효율적인 구조를 제안하였다. 제안된 구조는 시스템 레벨과 프로세서 레벨에서의 병렬처리를 통하여 높은 시스템 성능을 가능하게 하였다. 프로세서간의 데이터 통신의 양을 크게 줄였으며 시스템이 초기화된 이후에는 다른 오버헤드 없이 계산을 수행할 수 있도록 설계하여 전체 시스템의 효율을 극대화하였다. 기능 레벨의 시뮬레이션을 수행하였으며, 그 결과 1 사이클당 1개의 데이터를 처리할 수 있음을 확인하였다. 이는 단지 10MHz의 시스템 클럭을 사용하는 경우 2차원 4차 IIR필터를 실시간 비디오데이터에 적용할 수 있음을 의미하며, 시스템 클럭의 주파수를 올릴 경우 고선명 TV (HDTV) 등의 전후 처리 필터로 사용가능 할 것이다.
무선통신 기술의 급속한 발전으로 무선 인터넷 서비스가 점차 확대되고 있고 그 중 모바일 실시간 처리가 큰 비중을 차지하고 있다. 모바일 트랜잭션 처리는 낮은 대역폭과 핸드오버, 응답시간 지연 등으로 그것의 활성화를 저해하는 여러 가지 문제점을 지니고 있음에도 불구하고 모바일 컴퓨팅 분야에 다양하게 응용되고 있다. 그래서 모바일 컴퓨팅 환경에서 제한된 대역폭을 효율적으로 사용하고, 병목현상을 개선한 새로운 동시성 제어 기법이 요구된다. 본 논문에서는 모바일 컴퓨팅 환경에서의 동시성 제어 문제를 효과적으로 해결하고 동시에 여러 트랜잭션을 처리하여 병렬성을 증진시키는 낙관적 동시성 기법을 제안하였다. 기존기법과 달리, 제안하는 기법은 같은 세그먼트 내에 다른 데이터를 접근하는 트랜잭션에게 세그먼트를 허용함으로써 불필요한 대기시간을 최소화 할 수 있도록 하여 시스템 처리율을 향상시켰다. 그리고 제안된 동시성 제어 기법의 알고리즘을 제안하였다.
고속 복소수 연산장치는 채널등화, 동기신호 복원, 변조 및 복조 등 디지탈 통신 시스템의 기저대역 신호처리에 필수적인 기능블록이다. 본 논문에서는 redundant binary (RB) 연산과 radix-4 Booth recoding을 결합한 새로운 복소수 승산 알고리듬을 제안한다. 제안되는 복소수 승산 방법은 실수 승산기를 사용하는 기존의 방법과 비교하여 부분곱의 수를 반으로 감소시키며, 단순화된 병렬구조로 구현되므로 고속 동작 및 저전력 소모를 가능하게 한다. 제안된 알고리듬을 적용하여 10-bit operand를 갖는 prototype 복소수 승산-누적기(complex-number multiplier-accumulator ; CMAC) 코어를 0.8-㎛ N-Well CMOS 공정으로 설계, 제작하였다. 제작된 CMAC 칩은 18,000여개의 트랜지스터로 구성되며, 코어부분의 면적은 약 1.60 × 1.93 ㎟이다. 제작된 칩을 테스트 보드에 실장하여 특성을 평가한 결과, 전원전압 V/sub DD/=3.3-V에서 120-MHz의 속도로 동작함을 확인하였으며, 이때의 전력소모는 약 63-mW로 측정되었다.
본 논문에서는 서버를 사용하지 않고 각 노드에 연결된 지역 디스크들을 이용하여 분산 RAID 저장 장치를 구성하는 분산 환경의 클러스터 컴퓨터를 위한 분할된 결함허용정보 저장 기법을 제안한다. 클러스터 노드들의 결함허용정보를 주기적으로 동시에 분산 RAID에 저장하는 방법은 분산 RAID의 병렬성을 이용할 수 있고, 각 노드의 결함허용정보를 순차적으로 저장하는 기법은 분산 환경에서 네트워크에 병목 현상을 방지할 수 있는 장점을 가지고 있다. 본 연구에서는 분산 RAID를 저장 장치로 사용하는 클러스터 컴퓨터에서 이들 두 가지 기법을 결합함으로써 통신 부하가 큰 응용에서 노드들에 대한 결함허용정보 저장 비용을 줄이고 클러스터의 가용성을 높일 수 있도록 하였다. 제안된 기법의 성능을 검증하기 위하여 본 연구에서는 16노드의 클러스터 시스템에서 MIP와 Linpack HPC 벤치마크 프로그램을 이용한 성능 평가를 수행하였다. 벤치마크 결과는 분할된 결함허용정보 저장 기법이 기존의 기법들에 비하여 분산 RAID를 사용한 클러스터 컴퓨터에서 비교적 우수한 성능을 나타낼 수 있으며, 클러스터의 단일 노드 결함이 발생되었을 경우에 빠른 회복을 수행하는 결함허용정보저장 기법을 설계하는 데에 효과적으로 이용될 수 있다.
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[게시일 2004년 10월 1일]
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