• Journal of KIISE:Computer Systems and Theory
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• v.31 no.8
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• pp.421-431
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• 2004

This paper presents adaptive execution techniques that determine whether parallelized loops are executed in parallel or sequentially in order to maximize performance. The adaptation and performance estimation algorithms are implemented in a compiler preprocessor. The preprocessor inserts code that automatically determines at compile-time or at run-time the way the parallelized loops are executed. Using a set of standard numerical applications written in Fortran77 and running them with our techniques on a distributed shared memory multiprocessor machine (SGI Origin2000), we obtain the performance of our techniques, on average, 26%, 20%, 16%, and 10% faster than the original parallel program on 32, 16, 8, and 4 processors, respectively. One of the applications runs even more than twice faster than its original parallel version on 32 processors.

• The Journal of the Korea Contents Association
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• v.16 no.10
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• pp.608-616
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• 2016

The Smith-Watrman (SW) algorithm is a local alignment algorithm which is one of important operations in DNA sequence analysis. The SW algorithm finds the optimal local alignment with respect to the scoring system being used, but it has a problem to demand long execution time. To solve the problem of SW, some methods to perform SW in distributed and parallel manner have been proposed. The ADAM which is a distributed and parallel processing framework for DNA sequence has parallel SW. However, the parallel SW of the ADAM does not consider that the SW is a dynamic programming method, so the parallel SW of the ADAM has the limit of its performance. In this paper, we propose a method to enhance the parallel SW of ADAM. The proposed parallel SW (PSW) is performed in two phases. In the first phase, the PSW splits a DNA sequence into the number of partitions and assigns them to multiple nodes. Then, the original Smith-Waterman algorithm is performed in parallel at each node. In the second phase, the PSW estimates the portion of data sequence that should be recalculated, and the recalculation is performed on the portions in parallel at each node. In the experiment, we compare the proposed PSW to the parallel SW of the ADAM to show the superiority of the PSW.

• Proceedings of the KIEE Conference
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• 2008.04a
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• pp.113-114
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• 2008

본 논문에서는 HD 비디오 영상 처리를 효과적으로 수행할 수 있는 다중 DSP 아키텍쳐를 제안하고 프로토타입 보드를 설계 제작하였다. 또한, 구현된 보드를 이용하여 비디오 영상 내 물체(얼굴)의 실시간 추석시스템을 구현하였다. 물체 추적 기법인 PF(Particle Filtering) 기법은 배경 클러터가 존재하는 환경에서도 강인하게 물체를 추적할 수 있지만 많은 수의 샘플을 사용하는 경우 필요한 계산량이 많아져 실시간 구현이 매우 어렵다는 문제점을 가지고 있다. 본 논문에서는 이러한 경우에도 실시간 추적이 가능하도록 병렬화된 PF 추적 방법을 제안하고 제작된 보드 상에 구현하였다. 구현된 병렬 처리 추적에서는 150개의 PF 샘플들을 5개의 슬레이브 DSP로 분산하여 컬러 유사도 기탄의 관측 확률을 계산하고 그 결과를 마스터 DSP에서 종합하여 추적의 정확도를 높이고자 하였다. 실험에는 $720{\times}480$ 픽셀 영상이 사용되었으며, 실험 결과 배경 클러터가 존재하는 경우에도 충분한 PF 샘플 수의 사용에 따라 대상 물체를 강인하게 추적하는 우수한 성능을 확인할 수 있었다.

• The Journal of the Acoustical Society of Korea
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• v.13 no.1
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• pp.108-121
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• 1994

본고에서는 일반적인 디지틀 필터의 설계 방법과 설계시 고려 사항을 살펴보고, 특히 실시간 구현이 어려운 고속 IIR 디지틀 필터의 설계 방법에 대하여 고찰하였다. 현재의 발달된 VLSI 기술의 잇점을 최대로 활용하기 위한 병렬 및 파이프라이닝 필터들의 구조 및 특성을 비교하였으며, 실제 하드웨어를 구현하는 여러가지 방법들을 상술하였다. 또한 각 연산 소자를 고속으로 구현하기 위한 비트레벨 구조및 수체계(Numer System)에 대해 알아보고, 이를 이용한 파이프라이닝 필터의 설계 예를 보였다. 필터의 구조에 따라 유한 길이 레지스터(FWL)의 영향이 달라지며, 제안된 새로운 구조에 대한 FWL영향의 분석이 항시 수행되어야 한다. 디지틀 필터에서의 FWL영향과 그 분석 방법, 그리고 이를 줄이기 위한 설계 방법에 대해 기술하였다. 디지틀 필터를 포함한 많은 디지틀 신호 처리 알고리즘이 내재된 병렬성을 갖고 있으며, 이들의 효율적인 하드웨어 실현을 위해 본고에서 고찰한 기술들이 적용될 수 있다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.26 no.6B
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• pp.752-759
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• 2001

본 논문은 필터 뱅크의 저전력 구조와 유연성 구조를 위한 구현 방법을 제안한다. 이와 같은 특성을 갖도록 하기 위하여 블록 필터를 필터 뱅크에 사용하였다. 블록 필터를 데시메이션 필터에 적용함으로써, 블록 필터의 병렬-직렬 변화기와 다운 샘플러가 상쇄됨을 보인다. 인터폴레이션 필터에서도 마찬가지로, 업 샘플러와 블록 필터의 직렬-병렬 변환기가 상쇄되어 효율적인 구조가 만들어짐을 보인다. 더 나아가, 블록 필터를 Uniform 필터 뱅크에 적용함으로써 분석 단자 합성 단의 첫 번째 채널 필터가 모든 채널에 공유될 수 있음을 보인다. 이와 같은 공유를 통하여 계산량이 현저히 감소된 필터 뱅크를 구현할 수 있었다. 또한 블록 필터 뱅크는 필터 뱅크의 차수 변환에 따른 하드웨어의 가감이 매우 용이하여 유연성을 갖는 구조임을 보인다.

• Proceedings of the Korean Information Science Society Conference
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• 2003.04a
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• pp.163-165
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• 2003

요즘 값싼 PC들을 빠른 네트웍으로 묶어 높은 성능을 얻고자 하는 클러스터 컴퓨팅에 대한 연구가 활발히 이루어지고 있다. 이러한 연구 중 파일에 대한 서비스를 제공하여 주는 파일 시스템에서 높은 대역폭과 병렬성을 지원하는 분산 파일 시스템이 개발되고 있다. 한편 기존 분산 파일 시스템에 대한 연구 중 서버의 부하를 감소시키고 성능을 향상시키기 위하여 상호협력 캐쉬가 제시되었다. 상호협력 캐쉬는 클라이언트간 파일 캐쉬를 공유함으로써 자신에게 없는 파일에 대한 내용을 다른 클라이언트가 가지고 있을 경우 서버에게 파일을 요구하지 않고 클라이언트간 파일 내용 전달을 통하여 요구를 처리하게 된다. 분산 파일 시스템 중 클러스터 컴퓨팅에서 많이 사용되고 있는 Linux 운영체제에서 구현된 PVFS는 높은 성능과 병렬 I/O를 제공한다. 하지만 기존 PVFS에서는 파일에 대한 캐쉬를 제공하지 않는다. 따라서 본 논문에서는 기존 PVFS에서 제공하지 않은 상호협력 캐쉬를 설계하고 구현한다. 그리고 기존 PVFS와의 성능 비교를 통하여 캐쉬의 효율성을 증명한다.

• Proceedings of the Korean Information Science Society Conference
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• 2007.10b
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• pp.414-418
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• 2007

멀티프로세서 환경에서 OpenMP는 MPI 에 비해 병렬 프로그래밍을 쉽게 할 수 있다는 장점을 가지고 있고, OpenMP는 표준이 없는 병렬 프로그래밍 세계에서 실질적인 표준으로써 인정받고 있다. OPenMP는 대상 플랫폼에 따라 OpenMP 구현을 다르게 해야 하기 때문에 새로운 프로세서가 등장하면 그에 맞는 OpenMP구현을 만들어야 한다. 이 논문에선 다중 프로세서 시스템-온-칩 시스템인 ARM11MPCore 시스템 위에 POSIX 쓰레드에 기반하여 OpenMP 환경을 구축하고 그 성능을 측정한다.

• Proceedings of the Korea Information Processing Society Conference
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• 2010.11a
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• pp.1501-1502
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• 2010

DualCore 혹은 MultiCore 플랫폼의 보급에 따라 높은 시간복잡도를 갖는 응용들도 사용자의 컴퓨터나 단말에서 수행되어 다양한 서비스를 제공할 수 있게 되었다. 본 논문에서는 관광 스케줄을 효율적으로 결정하기 위한 다중목적지 방문 문제에 대해 이중 쓰레드에 기반한 서치 스페이스 탐색 알고리즘을 구현한다. 이는 Traveling Salesman Problem의 한 종류로서 O(n!) 시간 복잡도를 갖고 있으며 검색시의 독립성때문에 각 쓰레드는 병렬적으로 최적의 스케줄을 탐색할 수 있다. 또 현재까지 발견된 최적값을 기반으로 부분 경로의 비용이 이미 최적값을 넘는 경우는 하위 탐색을 제거하여 상당한 성능의 향상을 가져온다. 2.4 GHz Intel(R) Core DuoCPU와 3 GB 메모리로 구성된 플랫폼 상에서 구현된 서비스는 11개의 목적지에 대한 방문 스케줄을 생성함에 있어서 단일 쓰레드 버전은 14.196초, 이중 쓰레드 버전은 6.411초, 제약조건을 포함한 이중 쓰레드 버전은 0.14초에 최적의 스케줄을 찾아낼 수 있다.

• The Journal of Korean Institute of Electromagnetic Engineering and Science
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• v.23 no.11
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• pp.1248-1255
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• 2012

LDPC decoder architectures are generally classified into serial, parallel and partially parallel architectures. Conventional method of LDPC decoding in general give rise to a large number of computation operations, mass power consumption, and decoding delay. It is necessary to reduce the iteration numbers and computation operations without performance degradation. This paper studies horizontal shuffle scheduling(HSS) algorithm and self-correction normalized min-sum(SC-NMS) algorithm. In the result, number of iteration is half than conventional algorithm and performance is almost same between sum-product(SP) and SC-NMS. Finally, This paper implements high-speed LDPC decoder based on FPGA. Decoding throughput is 816 Mbps.

• Journal of KIISE:Computing Practices and Letters
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• v.10 no.1
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• pp.25-36
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• 2004

This paper proposes and measures the performance of a distributed EIT (Electrical Impedance Tomography) image reconstruction algorithm which has a master-slave structure. The image construction is a computation based application of which the execute time is proportional to the cube of the unknowns. After receiving a specific frame from the master, each computing node extracts the basic elements by executing the first iteration of Kalman Filter in parallel. Then the master merges the basic element lists into one group and then performs the sequential iterations with the reduced number of unknowns. Every computing node has MATLAB functions as well as extended library implemented for the exchange of MATLAB data structure. The master implements another libraries such as threaded multiplication, partitioned inverse, and fast Jacobian to improve the speed of the serial execution part. The parallel library reduces the reconstruction time of image visualization about by half, while the distributed grouping scheme further reduces by about 12 times for the given target object when there are 4 computing nodes.