• 한국정보과학회논문지:시스템및이론
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• 제30권10호
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• pp.586-594
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• 2003

X-Match 알고리즘은 비교적 간단하여 하드웨어로 구현하는 데에 적합한 무손실 압축 알고리즘이다. X-Match 알고리즘은 사이클 당 32비트의 압축이 가능하므로 고속 압축에 적합하다. 그렇지만 버스 폭이 증가됨에 따라서 이에 맞추어서 압축 단위를 증가시킬 필요가 있게 되었다. 본 논문에서는 X-Match 알고리즘을 병렬로 수행하여 압축 속도를 2배 향상시키고 X-Match 알고리즘 거의 비슷한 압축률을 제공하는 협동 병렬 X-Match 알고리즘, 즉 X-MatchCP 알고리즘을 제안한다. 기존의 병렬 X-Match 알고리즘이 X-Match 알고리즘을 병렬로 수행할 매에 각자의 사전을 검색하는 데 비해서 X-MatchCP 알고리즘에서는 X-Match 알고리즘이 병렬로 수행되지만 전체 사전을 검색하여 매칭빈도를 높이도록 하였고 run-length 부호화도 두 워드에 대해서 한꺼번에 하는 방식으로 서로 협동하면서 동작한다 메모리 데이타와 파일 자료를 사용한 시뮬레이션 결과 X-MatchCP 알고리즘은 같은 사전 크기의 X-Match 알고리즘과 거의 비슷한 압축률을 보였다. 그리고 X-MatchCP 알고리즘의 하드웨어 구현을 위한 전체적인 구조 설계를 Verilog 언어를 사용하여 수행하였다.

• 한국정보보호학회:학술대회논문집
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• 한국정보보호학회 1998년도 종합학술발표회논문집
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• pp.471-481
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• 1998

피승수를 승수로 곱하는 곱셈연산은 승수에 대한 많은 부분곱을 더하기 때문에 본질적으로 느린 연산이다. 특히, 큰 수를 사용하는 암호 프로세서에서는 매우 빠른 곱셈기가 요구된다. 현재까지 느린 연산의 개선책으로 radix 4, radix 8, 또는 radix 16의 변형 부스 알고리즘을 사용하여 부분곱의 수를 줄이려는 연구와 더불어 Wallace tree나 병렬 카운터를 사용하여 부분곱의 합을 빠르게 연산하는 방법이 연구되어 왔다. 본 논문에서는 암호 프로세서용 64$\times$64 비트 곱셈기를 구현하는데 있어서, 고속의 곱셈을 위하여 고속의 병렬 카운터를 제안하였으며, radix 4의 변형 부스 알고리즘을 이용하여 부분합을 만들고 부분합의 덧셈은 제안한 카운터를 사용하였다. 64$\times$64 비트 곱셈기를 구현함에 있어서 본 논문에서 제안된 카운터를 이용하는 것이 속도 면에서 Wallace scheme또는 Dadda scheme을 적용하여 구현하는 것 보다 31% 정도, Mehta의 카운터를 적용하여 구현하는 것 보다 21% 정도 개선되었다.

• 한국통신학회논문지
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• 제16권9호
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• pp.883-892
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• 1991

본 논문에서는 공개키 시스템을 위한 새로운 knapsack 알고리즘의 설명과 난이도 시험 및 이를 구현하기 위한 병렬 구조를 제안하였다. 기존의 Merkle Hellmand의 knapsack은 선형 대수법에 의한 다른 쉬운 수열로의 사상 효과 등으로 Shamir나 Brieckell 등의 attack에 약했으나, 선형 이동 knapsack 시스템은 이러한 약점을 보완한다. 그리고 Brickell 및 Lagarias, Odlyzko의 저밀도 attack 알고리즘의 구현으로 새로운 knapsack 시스템과 기존의 knapsack 시스템을 비교 평가하였다. 또한 이 선형 이동 knapsack 시스템의 병렬 구현을 위한 VLSI 구조를 제안하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2005년도 가을 학술발표논문집 Vol.32 No.2 (1)
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• pp.826-828
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• 2005

인텔의 IA-64 프로세서는 명령어 수준의 병렬수행을 지원하는 EPIC (Explicitly Parallel Instruction Computing) 구조를 채택하고 있으며 컴파일러가 순차적 코드에서 병렬 수행이 가능한 독립적인 명령어들을 스케줄링 하도록 되어있다. 본 논문에서는 IA-64 스케줄링을 위해 향상된 파이프라인 스케줄링 (Enhanced Pipeline Scheduling, EPS) 기법[1]을 적용한 결과를 소개한다. EPS는 루프수준의 병렬화를 위한 소프트웨어 파이프라이닝 (software pipelining)기법으로 전역 스케줄링 (global Scheduling) 기법을 기반으로 하고 있다. 우리는 IA-64 프로세서를 위한 공개소스 컴파일러인 ORC (Open Research Compiler)에 EPS를 구현하고 실제 프로세서인 Itanium에서 실험을 수행하였다. 상용 프로세서와 컴파일러에 구현과 튜닝을 하는 과정에서 얻은 경험을 소개하고 기존의 ORC 컴파일러와 비교하여 얻은 성능 향상을 보고하고 분석한다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2016년도 전력전자학술대회 논문집
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• pp.389-390
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• 2016

본 논문에서는 마일드하이브리드 차량용 양방향 LDC의 동작 신뢰성 향상을 위해 2병렬 구성된 1.8kW급 LDC의 설계 및 제어에 대해 기술한다. 양방향 LDC 구현을 위한 최적 회로방법 및 병렬 구동을 위한 제어 방법에 대해 고찰하고 Working Sample 수준의 실험세트 제작내용 및 실험 결과를 제시한다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 2007년도 춘계학술대회 학술발표 논문집 제17권 제1호
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• pp.341-344
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• 2007

본 논문에서는 계층적 공정 경쟁 개념을 병렬 유전자 알고리즘에 적용하여 계층적 공정 경쟁 기반 병렬유전자 알고리즘 (Hierarchical Fair Competition Genetic Algorithm: HFCGA)을 구현하였을 뿐만 아니라 실수코딩 유전자 알고리즘(Real-Coded Genetic Algorithm: RCGA)에서 좋은 성능을 갖는 산술교배(Arithmetic crossover), 수정된 단순교배(modified simple crossover) 그리고 UNDX(unimodal normal distribution crossover)등의 다양한 교배연산자들을 적용, 분석함으로써 개선된 병렬 유전자 알고리즘을 제안하였다. UNDX연산자는 다수의 부모(multiple parents)를 이용하여 부모들의 기하학적 중심(geometric center)에 근접하게 정규분포를 이루며 생성된다. 본 논문은 UNDX를 이용한 HFCGA모델을 구현하고 함수파라미터 최적화 문제에 많이 쓰이는 함수들에 적용시킴으로써 그 성능의 우수성을 증명 한다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2010년도 하계학술대회 논문집
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• pp.97-98
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• 2010

현재 대용량의 태양광 발전에 사용되는 정격용량은 250kW급에 이르고 있는데, 단일 인버터로 구성되어 있지 않고 컨버터를 사용하여 구성하는 경우 단일용량으로 컨버터 250kW급을 구현하는 것은 현실적으로 정격 소자, 수동소자와 시스템의 효율 등의 문제로 인하여 그 구현에 현실적인 한계가 있다. 따라서 규격화 된 용량의 단일 전원장치를 병렬 운전함으로써 이와 같은 문제점을 해결할 수 있다. 본 연구에서는 CAN 통신을 이용하여 250kW PV PCS에 적용한 DC/DC 컨버터 4대의 병렬운전 기법을 제안하고 실험을 통해 그 우수성을 검증한다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2005년도 추계학술발표대회 및 정기총회
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• pp.233-236
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• 2005

본 논문에서는 실시간 스트리밍 서비스를 제공하는 리눅스 기반의 병렬 미디어 스트리밍 시스템을 구현하였다. VoD 시스템은 증가하는 사용자의 부하를 효율적으로 처리할 수 있도록 고성능이며, 방대한 데이터를 위한 저장공간을 충분히 확보하여야 한다. 서비스의 질 또한 우수해야 하며 동영상의 경우 화질이 만족스러워야 함은 물론 끊어짐이 없어야 한다. 이를 만족시키고 최대 성능을 실현하기 위한 저장 파일들의 스트라이핑 정책을 제시하였다. 시뮬레이션을 통해 병렬 미디어 스트리밍 시스템의 성능향상을 보인다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제5권1호
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• pp.109-121
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• 1999

VLIW(Very Long Instruction Word)기술을 이용한 프로세서는 최근에 다른 어떠한 형태의 프로세서보다 좋은 성능을 보일 것으로 기대되고 있다. 컴파일러가 전역적인 분석을 진행하여 명령어 수준의 병렬성을 , VLIW 구조를 위한 많은 컴파일 기술이 연구되어왔다. 컴파일 기술의 연구에 대해 보다 신뢰성 있는 결과를 얻기 위해서는 자신의 새로운 기술이 첨가될 수 있는 기본 토대로서 VLIW 컴파일러 및 실험환경을 구축하는 것이 필요하다. 본 논문에서는 VLIW 프로세서를 위해 GURPR을 기반으로 한 소프트웨어 파이프라이닝등 기존의 병렬성 증진 최적화 기법등을 포함한 병렬화 컴파일러를 개발하였고, 시뮬레이터 환경에서 테스트하였다. 실험 결과, 몇몇 벤치마크는 최대 30% 까지 실행시간이 시간이 단축될 수 있음을 보였다. 본 컴파일러 시스템은 컴파일링 기술에 대한 연구에 있어 기존 모듈을 개선하는 등에 대해 많은 도움을 줄 것이며 향후 새로운 연구결과와 구현이 본 컴파일러 환경에 추가되어 성능 향상 정도를 실험할 수 있을 것으로 기대하고 있다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2005년도 한국컴퓨터종합학술대회 논문집 Vol.32 No.1 (A)
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• pp.460-462
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• 2005

본 논문은 통신 시스템에서 오류 검출을 위해 널리 사용되고 있는 Cyclic Redundancy Check (CRC)회로의 병렬 구현을 위한 최적화 알고리즘을 제시한다. 논리 단을 최소로 하면서 가능한 않은 공유 텀을 찾아 매핑 함으로써 속도 및 게이트 수를 줄인다. 본 논문에서는 이더넷의 32비트 CRC를 병렬로 구현하여 성능평가를 하였다. FPGA 및 표준 셀 라이브러리를 이용하여 합성하였으며, 기존의 방식에 비해 속도와 면적 모두 향상되었음을 보여준다.