• Proceedings of the IEEK Conference
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• 2000.09a
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• pp.501-504
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• 2000

근본적으로 방대한 양의 실시간 연산을 요구하는 영상 신호처리, 소나, 레이다와 같은 시스템에서는 시스템의 성능을 최대화하기 위해 병렬 신호처리 시스템의 사용이 불가피하다. 본 논문은 방대한 양의 데이터를 실시간으로 처리할수 있는 병렬 신호처리보드를 설계 및 구현하였다. 이 보드는 DSP칩간의 통신과 보드간의 통신이 가능하며, DSP칩이 마스터가 되어 EMIF(External Memory Interface Port)포트를 통해 다른 DSP칩의 지역메모리를 액세스 할수 있다. 또한 외부의 호스트 프로세서가 보드 내의 DSP칩에 프로그램을 다운로딩 할수 있다. 보드간의 통신은 PCI 버스를 통하여 이루어지며, DSP칩간의 통신과 DSP칩과 그의 지역메모리와의 통신은 지역버스를 통해 직접적으로 이루어진다. 보드에서 가장 핵심인 DSP-to-PCI제어기는 하드웨어 언어인 VHDL로 설계하였으며, 시뮬레이션 환경은 Synopsys ＆ ALTERA MaxplusⅡ를 사용하여 검증하였으며, 최종적으로 CPLD(Complex Programable Logic Device)칩을 사용하여 구현하였다.

• Electronics and Telecommunications Trends
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• v.24 no.6
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• pp.86-93
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• 2009

프로세서는 더 이상 동작 주파수를 높이는 방법이 아닌 다수의 프로세서를 집적하는 멀티프로세서로 기술 발전이 이루어지고 있다. 최근 2, 4, 8개의 프로세서 코어를 넘어 64, 128개 이상의 프로세서를 집적한 대규모 데이터 처리 및 과학 연산용 고성능 프로세서들이 개발되고 있다. 본 문서는 이러한 병렬 프로세싱의 개념 및 병렬 프로세서의 기술을 정리하고 최근 동향과 함께 당면한 문제점들을 기술한다.

• Electronics and Telecommunications Trends
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• v.12 no.5 s.47
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• pp.73-83
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• 1997

최적화 컴파일러 및 병렬 컴파일러는 종속성 분석을 통하여 프로그램의 문장 사이, 동작들 간에 가해지는 실행 순서 상의 제약 조건을 추출한다. 이러한 제약 조건은 계산의 의미를 보존하기 위한 필요 조건들이며, 컴파일러의 성능을 향상시키기 위한 프로그램의 변환은 이 제약 조건을 만족하는 범위에서 수행되어야 한다. 본 고에서는 컴파일러에서 최적화 및 병렬화할 프로그램의 부분과 적용될 변형 기법 등을 결정하기 위해 필요한 종속성 분석에 대한 내용을 다룬다.

• Proceedings of the KIPE Conference
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• 2011.11a
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• pp.203-204
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• 2011

단일 루프 강인 전압 제어기를 이용한 단상 3kVA UPS 인버터의 비통신선 방식 병렬 운전 결과를 기술한다. 단상 UPS 인버터 2대로 병렬운전 실험 환경을 구축하였고, 주파수-전압 강하 방식의 수하 제어를 이용하여 저항 부하, 비선형 부하에 대한 전력분담을 실험을 통하여 확인하였다.

• Proceedings of the Korean Information Science Society Conference
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• 2002.10e
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• pp.526-528
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• 2002

병렬 VOD 서버는 효율적인 부하 분산을 위해 하나의 비디오 파일을 여러 노드에 나누어 저장하므로 VOD 서비스 제공을 위해서는 노드 간 멀티미디어 데이터 이동이 필수적이다. 그러므로 노드 간 데이터 이동을 지원하는 네트워크 대역폭이 전체 시스템 성능을 결정하는 요소가 된다. 본 논문에서는 사용자 수준 프로토콜 중 산업 표준 프로토콜인 VIA를 사용하여 병렬 VOD 서버를 위한 고속의 통신 모듈을 설계하고 구현한 결과를 제시한다.

• Proceedings of the KIPE Conference
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• 2004.07a
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• pp.380-383
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• 2004

본 논문에서는 CAN(Controller Area Network) 통신을 이용한 전 디지털 UPS시스템의 병렬제어에 대해 기술한다. UPS 주제어기인 DSP 내부에 실장된 CAN모듈을 이용하여 별도의 상위제어기가 없는 효과적이고 간단한 UPS의 병렬제어 시스템을 제시하며 특히 고조파 순환전류를 제거하기 위한 PWM 동기 방법을 제안하고 시험을 통해 제안한 방법의 타당성을 입증하였다.

• Electronics and Telecommunications Trends
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• v.13 no.5 s.53
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• pp.1-10
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• 1998

최근 들어 병렬 컴퓨터 시스템의 설계를 평가하기 위한 컴퓨터 시뮬레이션이 활발하게 연구되고 있다. 본 고는 컴퓨터 시뮬레이션 과정에 포함되는 여러 가지 작업 부하 생성 방법에 대해 살펴본다. 각 방법에 대한 정의, 특징을 살펴본 후 대표적인 구현 사례를 요약해본다. 먼저 분포 구동 시뮬레이션 방법과 이를 위하여 사용되는 시뮬레이션 언어에 대해 살펴본 후, 트레이스를 이용하는 추적 구동 시뮬레이션 방법과 병렬 컴퓨터 시스템용 트레이스를 생성하는 방법에 대해서 알아본다. 마지막으로 최근에 각광 받고있는 수행구동 시뮬레이션 방법과 프로그램 구동 시뮬레이션에 대하여 살펴본다.

• Proceedings of the Korean Information Science Society Conference
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• 2003.10a
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• pp.460-462
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• 2003

본 연구에서는 리눅스 클러스터에서 효과적으로 병렬 MPI 프로그램을 실행시키기 위해, 메시지 전달 이벤트를 토대로 통신에 창설하는 프로세스들이 동시에 스케줄링되는 기법을 설계 구현하였다. 실제 병렬프로그램의 실행을 통해 측정한 결과에 따르면, 통신량이 높은 프로그램에서 33-56%의 실행 시간 감소효과를 보였다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.19 no.6
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• pp.1056-1063
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• 1994

In this paper a content addressable memory (CAM) is designed by adopting best-match method. It has a single processing element(PE) architecture with high computational efficiency and throughput. It is composed of three main functional blocks(input MUX, best-match CAM, control part). It support fully parallel processing. Logic simulation is completed by using QUICKSIM, Circuit simulation is performanced by using HSPICE. Its layout is based on the ETRI 3 m n-well process design rules. Its maximum operating frequency is 20 MHz.

• The Journal of Korea Institute of Information, Electronics, and Communication Technology
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• v.4 no.4
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• pp.278-285
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• 2011

This paper makes an analysis of the encoding structure and the decoding algorithm proposed by the DVB-S2 specification. The methods of implementing the LDPC decoder are fully serial decoder, the partially parallel decoder and the fully parallel decoder. The partial parallel scheme is the efficient selection to achieve appropriate trade-offs between hardware complexity and decoding speed. Therefore, this paper proposed an efficient memory structure for check node update block, bit node update block, and LLR memory.