• Proceedings of the Optical Society of Korea Conference
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• 2000.08a
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• pp.30-31
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• 2000

파장 분할 다중 방식을 사용하는 모든 전광 통신망은 파장 재사용과 routing를 위해 반드시 파장 변환기를 필요로 한다. 본 논문에서는 반도체 광 증폭기와 반도체 레이저를 수평 결합시킨 새로운 구조를 제안함으로써 기존의 파장 변환기가 가졌던 문제점들을[1][2][3] 해결하고자 한다. 두개의 모드가 약하게 결합되었을 때는 그 파의 크기나 전파상수는 서로 영향을 미치게 된다. 예를 들면 수평결합 파장가변 LD[4]나 방향성 결합 파장 변환기[5]는 이 특성을 이용한 소자이다. 본 논문에서 제안된 소자도 이러한 결합모드 특성을 이용하였다. (중략)

• Proceedings of the KIPE Conference
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• 2007.07a
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• pp.296-298
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• 2007

신재생에너지원의 하나인 연료전지 시스템이나 배터리 백업용 전력변환 회로는 많은 응용분야에서 고승압 직류변환장치의 구조로 낮은 입력전압을 높은 출력전압으로 승압한다. 이를 위한 고승압회로의 여러 가지 방식중에서 다단으로 직렬 접속된 구조의 직류변환장치는 복잡하고 비용이 큰 단점이 있다. 또한 높은 출력전압을 얻을 수 있는 플라이백 직류전원장치는 누설성분에 의해 손실이 크므로 효율이 낮고 소자의 스트레스가 큰 단점이 있다. 본 논문에서는 배압회로와 결합 인덕터를 이용한 고승압 전원장치를 제안한다. 제안하는 회로는 24V입력에서 300V로 승압한다. 결합 인덕터의 이차 전압은 배압회로에 의해 정류되고 인덕터의 일차측 승압전압과 병렬로 연결되어 출력전압을 만든다. 높은 승압전압이 낮은 듀티사이클로도 얻어지는 제안 회로는 이론적인 해석과 100W 실험장치를 통해 시험하며 그 타당성을 검증한다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2010.05a
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• pp.254-257
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• 2010

본 논문에서는 신경회로망을 사용하여 이산푸리에변환에 의한 진폭성분과 위상성분을 복원하는 음성강조 시스템을 제안한다. 본 시스템은 신경회로망이 잡음이 부가된 음성신호의 이산푸리에변환의 진폭성분과 위상성분을 사용하여 학습된 후, 제안한 시스템은 배경잡음에 의하여 열화된 잡음이 부가된 음성신호를 강조한다. 배경잡음에 의하여 열화된 음성신호는 신경회로망을 사용하여 제안된 시스템에 의하여 강조되는 것을 실험결과로 증명하며, 제안한 시스템이 스펙트럼 왜곡율의 평가법을 사용하여 배경잡음에 의하여 열화된 음성신호에 대하여 효과적인 것을 실험으로 확인한다.

• Journal of the Korean Institute of Telematics and Electronics
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• v.20 no.3
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• pp.21-28
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• 1983

Four new types of TDM/FDM translation system are proposed in this paper. In the proposed system, the periodically time varying filters (P.V.F) are used in order to modify the general TDM/FDM conversion systems. The new systems have the simple structure as compared with the existing systems and the multiplication rate is reduced to about 2.0${\times}$10 multiplications/s$.$channel. It is verified by the computer simulation that the proposed systems can be used as 12-channel TDM/FDM translation systems.

• Proceedings of the Korean Institute of Intelligent Systems Conference
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• 2002.12a
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• pp.423-426
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• 2002

Fourier 변환은 연속이며, 무한 회 미분 가능한 함수인 반면, Wavelet 변환은 시간적으로도, 주파수적으로도 국재화 시키는 함수를 사용하는 점에서 차이가 있다. Fourier 변환에 비해 Wavelet 변환은 고주파 성분에 대해서는 시간 분해능이 높고, 저주파 성분에 대해서는 주파수 분해능이 높아지므로, 주어진 신호에 대한 지식이 없이도 시간-주파수 해석이 가능하고, 고주파 성분을 갖는 특이점의 검출에도 적합하다. 그러므로 Wavelet 변환의 이러한 성질을 이용하여 변압기의 출고전 권선의 완전한 절연을 검증하고자 한다. 이때 시행하는 뇌 임펄스 내전압 시험 시 나타난 푸리에 변환과 Wavelet 변환 곡선을 비교 분석 및 해석을 통하여 유의수준 및 신뢰 구간 둥의 통계학적 분석을 이용, 해석하여 보다 정확한 그래프를 산출하므로서 과도구간에 대한 정밀한 해석을 하고자 한다.

• The Magazine of the IEIE
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• v.37 no.8
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• pp.86-94
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• 2010

본 논문에서는 전류 제어 방식을 갖는 DC-DC 변환기에 사용되는 기울기 보상회로에 있어서 가변적으로 동작하는 기울기 보상회로를 제안하였다. 시비율이 50% 이상으로 동작하는 DC-DC 변환기의 시스템의 안정도를 유지하기 위해서는, 램프 기울기 보상회로가 반드시 필요하다. 고정적인 기울기의 보상은 동작 범위를 제한하게 된다. 제안된 가변 기울기 보상회로는 넓은 범위의 입력 전압과 출력 전압에 적합하도록 설계 되었으며, LED 드라이버 응용분야에 적용하기 위한 DC-DC 변환기에 사용되었다. 동작을 검증하기 위하여, 0.35-um BDC 공정으로 회로를 제작하여 측정하였다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.38 no.5
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• pp.55-55
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• 2001

개의 N과 P채널 EEPROM을 이용하여 A/D 변환기를 설계하였다. 프로그래밍 모드에서 EEPROM의 선형적 저장능력을 관찰하기 위해 MOSIS의 1.2㎛ double-poly CMOS 공정을 이용하여 셀이 제작되었다. 그 결과 1.25V와 2V구간에서 10㎷ 미만의 오차 내에서 셀이 선형적으로 프로그램 되는 것을 보았다. 이러한 실험 결과를 이용하여 프로그램 가능한 A/D 변환기의 동작이 Hspice에서 시뮤레이션 되었으며, 그 결과 A/D 변환기가 37㎼의 전력을 소모하고 동작주파수는 333㎒ 정도인 것으로 관찰되었다.

• Proceedings of the Korea Multimedia Society Conference
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• 2002.11b
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• pp.587-592
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• 2002

본 논문에서는 De Bruijn 그래프에 기초한 다중처리기구성의 한 가지 방법을 제안하였다. 제안한 방법에서는 유한체상의 수학적 성질과 그래프의 성질을 사용하여 변환연산자를 제한하였으며, 이들 변환연산자를 이용하여 De Bruijn 그래프의 변환표를 도출하였다. 그리고, 이 변환표로부터 유한체상의 De Bruijn 그래프를 도출하였다. 제안한 다중처리기는 유한체상의 임의의 소수와 양의 정수에 대해 구성할 수 있으며 고장허용컴퓨팅시스템, 파이프라인 시스템, 병렬처리 네트워크, 스위칭 함수와 이의 회로, 차세대 디지털논리시스템 및 컴퓨터구조 중의 하나인 다치디지털논리시스템 등에 적용할 수 있으리라 전망된다.

• Journal of KIISE:Software and Applications
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• v.26 no.2
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• pp.203-212
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• 1999

디지털 도서관 시스템의 검색에서 발생하는 가장 큰 문제점은 질의에 있어 사용자의 의도와 시스템의 해석간의 의미적, 형식적 차이가 생긴다는 점에 있다. 우리는 보다 효과적으로 사용자의 의도를 반영할 수 있도록 사용자의 질의를 변환하는 지능적 검색 에이전트를 제안한다. 이를 위해서 의미적 질의 최적화기법에 근거를 둔 변환 알고리즘과 에이전트 아키텍쳐를 정의한다. 제안된 알고리즘은 범용 추론키보다 훨씬 간단하면서도 효과적으로 사용자의 질의를 변환한다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.21 no.7
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• pp.1261-1266
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• 2017

A random and systematic jitter suppressed delay locked loop (DLL)-based clock generator with a delay-time voltage variance converter (DVVC) and an averaging circuit (AC) is presented. The DVVC senses the delay variance of each delay stage and generates a voltage. The AC averages the output voltages of two consecutive DVVCs to suppress the systematic and random delay variance of each delay stage in the VCDL. The DVVC and AC averages the delay time of successive delay stages and equalizes the delay time of all delay stages. In addition, a capacitor with a switch working effectively as a negative feedback function is introduced to reduce the variation of the loop filter output voltage. Measurement results of the DLL-based clock generator fabricated in a one-poly six-metal $0.18{\mu}m$ CMOS process shows 13.4-ps rms jitter.