• 정보처리학회논문지C
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• 제15C권4호
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• pp.239-244
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• 2008

보안 침입 사건이 있은 후 해당되는 취약점만을 패치시키는 방식으로만 침입 피해를 줄이는 것은 충분하지 않다. 시스템 내에 취약한 코드가 있더라도 시스템의 내구성을 높여 보다 포괄적으로 침입을 막을 수 있는 방법이 필요하다. 본 논문은 리눅스 시스템에서 관리자를 대신하여 root 권한을 가진 프로세스를 감시하는 강건한 실시간 침입탐지기법을 제시한다. 이 기법은 사용자IP 주소를 프로세스 테이블에 추가하고 root 권한으로 기동되는 모든 프로세스의 IP 주소를 감시한다. 제안한 기법이 버퍼 오버 플로우 취약성에 대해 방어하는 것을 KON 프로그램을 통해 확인한다. 또한 원격으로 시스템을 관리할 수 있는 설정 프로토콜을 제안하며, 이 프로토콜을 통해 관리자 호스트의 IP주소가 침입으로부터 안전하게 보호될 수 있다.

• 한국정보과학회논문지:정보통신
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• 제35권5호
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• pp.409-414
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• 2008

모바일 애드 혹 네트워크상에서 DSR, AODV등 대부분의 on demand 라우팅 프로토콜들은 경로 탐색 과정에서 트래픽 로드를 고려하고 있지 않다. 최근 혼잡을 해결하고 트래픽 로트 밸런싱을 이루기 위해서 여러 알고리즘들이 제시되었으나 대부분 경로 탐색과정에서 단순히 대체 경로를 찾거나 혼잡이 발생된 노드를 회피하여 라우팅하는 기법들이었다. 본 논문에서는 이러한 이슈들에 대한 성능을 향상시키기 위해 혼잡이 발생된 노드에서 패킷 버스팅 기법을 사용하여 혼잡을 해결하고자 한다. 패킷 버스팅 기법은 IEEE 802.11e QoS 동작에서 소개되었으며 한번의 채널획득으로 여러 패킷을 보낼 수 있도록 한다. 이로써 혼잡이 발생한 노드는 버퍼링된 패킷을 신속하게 전송할 수 있으며, 병목현상을 막을 수 있다. 또한 정확하고 동적으로 혼잡상태를 결정하기 위하여 두 가지의 임계값을 정의한다. 하나는 인터페이스 큐길이이며, 다른 하나는 버퍼링 시간이다. 마지막으로 실험을 통하여 네트워크 트래픽이 많을 때 제안된 알고리즘이 기존의 일반적인 on demand 프로토콜보다 더 효율적이고 우수한 성능을 가짐을 보인다.

• 전기전자학회논문지
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• 제13권1호
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• pp.19-29
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• 2009

보호용 NMOS 소자 또는 lvtr_thyristor 소자를 사용하는 고주파 CMOS IC용 입력 ESD 보호회로 방식을 대상으로, 2차원 소자 시뮬레이터를 이용하는 DC 해석, 혼합모드 과도해석 및 AC 해석을 통해 보호용 소자내 격자온도 상승 및 입력버퍼단의 게이트 산화막 인가전압 측면에서의 HBM ESD 보호강도에 대한 심도 있는 비교 분석을 시도한다. 이를 위해, 입력 ESD 보호회로가 장착된 CMOS 칩의 입력 HBM 테스트 상황에 대한 등가회로 모델링 방법을 제시하고, 5가지 HBM 테스트 모드에 대해 최대 4개의 보호용 소자를 포함하는 혼합모드 과도 시뮬레이션을 시행하고 그 결과를 분석함으로써 실제 HBM 테스트에서 발생할 수 있는 문제점들에 대한 상세한 분석을 시도한다. 이러한 과정을 통해 고주파용 입력 보호회로로서의 두 가지 보호방식의 장단점에 대해 설명하는 한편, 각 보호용 소자의 설계와 관련되는 기준을 제시한다.

• 대한기계학회논문집A
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• 제34권12호
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• pp.1785-1791
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• 2010

중합효소 연쇄반응(PCR)을 수행하려면 세포 용해(cell lysis)와 DNA추출(DNA purification)과정이 포함된 시료 전처리 과정을 거쳐야 한다. 종래의 시료 전처리 과정은 계면활성제와 같은 세포용해 버퍼를 이용하거나 열 또는 전기적 방법으로 세포막 파열을 유도하여 세포벽을 깬 후에 잔여물 처리과정을 거쳐 DNA를 추출하게 된다. 본 연구에서는 마이크로 비드와 PDMS 기둥을 이용한 필터가 있는 시료 전처리용 바이오칩을 설계 및 제작하였다. 또한 제작된 바이오칩을 사용하여 $80^{\circ}C$에서 2분간 세포용해를 수행하고 DNA를 추출하였다. 칩에서 전처리과정을 거친 시료내의 DNA농도와 순도를 측정하고 DNA PCR과 겔 전기영동을 통해 시료 전처리용 바이오칩의 성능을 평가하였다.

• 대한전자공학회논문지SD
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• 제47권4호
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• pp.75-87
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• 2010

표준 CMOS 공정에서 제작 가능한 보호용 싸이리스터 소자와 다이오드 소자를 사용하는 RF IC용 두 가지 입력 ESD 보호회로 방식을 대상으로, 2차원 소자 시뮬레이터를 이용하는 DC 해석, 혼합모드 과도해석 및 AC 해석을 통해 보호용 소자내 격자온도 상승 및 입력버퍼단의 게이트 산화막 인가전압 측면에서의 HBM ESD 보호강도에 대한 심도있는 비교 분석을 시도한다. 이를 위해, 입력 ESD 보호회로가 장착된 CMOS 칩의 입력 HBM 테스트 상황에 대한 등가회로를 구성하고, 5가지 HBM 테스트 모드에 대해 최대 6개의 보호용 소자를 포함하는 혼합모드 과도 시뮬레이션을 시행하고 그 결과를 분석함으로써 실제 테스트에서 발생할 수 있는 문제점들에 대한 상세한 분석을 시도한다. 이 과정에서 보호용 소자 내 바이폴라 트랜지스터의 트리거를 수월케 하는 방안을 제안하며, 두 가지 보호회로 방식에서 내부회로의 게이트 산화막 파괴는 보호용 소자 내에 존재하는 NMOS 구조의 접합 항복전압에 의해 결정됨을 규명한다. RF IC용 입력 보호회로로서의 두 가지 보호방식의 특성 차이에 대해 설명하는 한편, 각 보호용 소자와 회로의 설계와 관련되는 유용한 기준을 제시한다.

• 한국진공학회지
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• 제20권2호
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• pp.155-163
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• 2011

탄소나노튜브(CNT)와 합성기판 사이의 전도성 향상을 목적으로, 현재 리튬이온이차전지 등의 분야에서 전극으로 이용되고 있는 구리 호일을 합성기판으로 하여, 그 위에 수직배향 CNT 성장의 합성 최적화를 도모하였다. 합성은 수평식 CVD 합성장비를 이용하였으며, 최적의 합성조건은 구리호일 위에 10 nm의 Al2O3 버퍼층과 1 nm 두께의 Fe 촉매층을 증착한 후, 아세틸렌 가스를 이용하여 $800^{\circ}C$에서 20분간 합성한 조건으로 설정하였다. CNT는 base-growth의 성장형태를 따랐고, Fe 1 nm 두께인 경우, $7.2{\pm}1.5nm$의 촉매나노입자가 형성되었으며, 이를 이용하여 $800^{\circ}C$에서 20분 성장결과, 직경 8.2 nm, 길이 $325{\mu}m$의 수직배향 CNT를 얻을 수 있었다. 합성시간이 길어져도 CNT의 결정성, 직경 및 겹(wall) 수에는 큰 변화가 없었다. 끝으로, 구리호일 위에 수직 성장시킨 CNT의 전계방출 특성을 측정한 결과, 실리콘 산화막 위에 성장시킨 CNT와 비교하여, 월등히 낮은 전계방출 문턱전압과 10배 정도 높은 전계향상계수를 보였다. 이는 CNT와 금속기판 사이의 계면에서 전기전도도가 향상된 결과에 기인하는 것으로 사료된다.