• 한국통신학회논문지
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• 제18권12호
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• pp.1815-1827
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• 1993

본 논문에서는 MESI 캐쉬 코히어런스 프로토콜를 사용하는 Futurebus를 시스템 버스로 갖는 멀티프로세서 시스템에 대하여 4 종류의 버스 트랜잭션에 따라 시스템의 성능을 평가하였다. 성능 평가를 위한 모델링과 시뮬레이션은 SLAM II 그래픽 심볼과 컴파일러를 이용하였다. 정확한 시뮬레이션을 위하여 해석적 방법으로 MESI 프로토콜의 각 상태에 대한 확률을 구하였고, 구한 확률 값은 시뮬레이션의 입력으로 사용하였다. 시뮬레이션에서는 프로세서의 수, 캐쉬 메모리의 히트율, 읽기 명령을 수행할 확률, 메모리 엑세스 시간, 메모리 모듈의 수, 프로세서가 내부 동작을 수행할 확률, 버스의 밴드 폭에 따른 프로세서의 이용률, 메모리의 이용률, 버스의 이용률, 버수 중재 대기 시간 등을 구하였다.

• 한국정보처리학회논문지
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• 제4권11호
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• pp.2914-2922
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• 1997

산업분야의 공장자동화와 자동 측정장비의 다중 프로세서 환경의 시스템 성능을 향상시키는 표준버스가 필요하다. VME 버스는 이러한 명세에 적합하지만, 소규모 패키지와 보드의 낮은 집적성 사양을 가지고 있다. 더욱이 보드와 반도체 집적성은 개발시간, 연구비용, 현장진단에 영향을 주는 중요한 문제로 대두되어 있다. 이러한 추세에 맞추어, 본 논문에서는 VME 버스와 제어기 모듈 사이의 주기능인 중재, 인터럽트, 인터페이스를 Revision C.1(IEEE std. P1014-1987)의 통합환경으로 구성하고, 설계된 VME 시스템 제어기를 Slot 1에 장착할 수 있도록 FPGA 상에 구현한다. 제어 및 기능 모듈의 동작은 VHDL의 mid-fixed 방식으로 코딩을 하고 검증하였다. 실험을 통하여 VME 시스템 제어기의 가장 중요한 동작인 버스 타이머의 버스 에러 신호가 $56{\mu}m$ 이내에 발생된 것과, 제어모듈과 기능모듈의 정확한 상호 동작도 확인하였다. 그러므로 구축된 VHDL 라이브러리는 VME 버스 기반시스템과 ASIC 설 계 에 응용할 수가 있다．

• 한국시뮬레이션학회논문지
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• 제2권1호
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• pp.13-22
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• 1993

In a multiple-bus multiprocessor system in which processors and memory modulus are interconnected through system buses, time delay due to bus contention degrades system performance. In order to reduce such a problem , and optimal bus arbitration scheme and its hardware are neccessary. In this study, performaces of four arbitration schemes are analyzed and compared : fixed-priority, equal-priority, rotating-priority and round-robin priority schemes. For the study, the software simulator of a multiple-bus multiprocessor system is developed by using SLAM II. Simulation results show that, when memory sccesses are evenly distributed to all memory modulus, round-robin priority scheme provides the best performance. But when a hot spot exists, the use of the fixed priority scheme results in the shortest access time.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2000년도 봄 학술발표논문집 Vol.27 No.1 (A)
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• pp.45-47
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• 2000

본 연구는 심볼릭 모델 체커 중의 하나인 SMV(Symbolic Model Verifier)를 이용하여 한국전자통신연구원(ETRI)에서 개발한 CCA(Cache Coherent Agent) 보드를 위한 I-Link Bus(Inside Bus)의 몇 가지 특성(property)들을 검증하여 I-Link Bus의 요구사항(requirement)이 만족됨을 보인다. 이 검증에서는 I-Link Bus의 모델을 SMV 입력 언어로 명세하며, 검증할 특성들을 시제 논리(temporal logic)를 이용하여 나타낸다. 검증을 통해서 I-Link Bus와 PIF(Processor Interface), DC(Directory Controller), RC(Remote access cache Controller)모듈들이 중재기 우선 순위, send 우선 순위, 중재 요청 신호의 관리, liveness등의 특성들을 만족한다라는 것을 검증하였다.

• 전기전자학회논문지
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• 제21권3호
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• pp.240-243
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• 2017

차량 내부의 전자 장치가 급증함에 따라 CAN(controller area network)에 데이터 병목 현상이 발생하기 시작했다. 이에 따라 CAN을 개량한 CAN-FD(CAN with flexible data rate) 버스가 개발되었는데, 버스 중재 단계(arbitration phase)에서는 CAN과 동일한 속도로 전송하되 데이터 전송 단계(data phase)에서는 훨씬 빠른 속도로 전송함으로서 호환성과 효율성을 모두 높였다. 본 논문에서는 CAN-FD 규격 1.0과 CAN 규격 2.0A, 2.0B를 모두 만족하는 CAN-FD 제어기를 Verilog HDL를 사용하여 설계하고 FPGA로 구현한 뒤 동작을 검증하였다. 0.18um 공정을 사용하여 합성한 결과는 약 46,300 게이트이다.

• 한국통신학회논문지
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• 제23권5호
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• pp.1184-1195
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• 1998

본 논문에서는 입력 버퍼링 스위치의 최대 수율 향상 방안으로서 제안되어진 다양한 성능 향상 방식들을 입력 버퍼와 스위칭 패브릭의 구조, 성능 향상 요인, 성능 한계 요인, 경합 중재 방식 그리고 최대 수율의 측면에서 비교 분석하며 특히 랜덤 트래픽과 버스티 트래픽 환경에서 각 방식들의 성능 우열 관계를 도출하고 그 원인 분석을 제시한다. 또한 각 방식들이 높은 수율을 얻기 위해 큰 성능 향상 인자가 요구되며 성능 향상 인자를 2로 했을 때 성능 향상이 두드러지나 3이상이면 성능향상 폭이 좁아진다는 점에 착안하여, 한 방식만 사용하지 않고 각 방식들을 결합하여 구성함으로써 구현의 용이성과 낮은 비용을 유지하면서 높은 성능을 얻을 수 있는 다양한 결합 구조를 제시하고 분석한다. 결합 구조로서 제안된 목적지별 큐잉 기반 입출력단 확장 구조는 출력단 그룹수를 2로 하고 출력단 확장을 2로 하는 경우 랜덤 트래픽과 버스티 트래픽 환경하에서 100%의 수율을 보여 적은 비용으로 출력 버퍼링 스위치의 성능을 얻을 수 있음을 확인하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.569-570
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• 2008

This paper proposed a new arbitration method in arbiter which is one of bus system components for the design of SoC. Considering compatibility between IP and bus system, the performance of bus system can change the performance of SoC chip. The proposed arbitration method achieved the performance improvement with high efficiency depending on the environment in use.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.961-962
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• 2006

The AMBA(Advanced Microcontroller Bus Architecture) system is one of the most important elements having an influence upon system performance in ARM-based SoC environments. The system guarantees easy connection and good performance as a 32-bit bus system for ARM processors. In this paper, we analyze arbitration algorithms for the AHB bus of the AMBA system and propose an efficient algorithm to improve the performance of the bus system.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 추계학술대회
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• pp.102-105
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• 2014

일반적으로 무선 센서네트워크에서 각 센서 노드들에서 생성된 데이터는 목적지 노드 즉, 싱크(sink) 노드로 전송되어진다. 본 논문에서는 이처럼 데이터 전송이 몰리게 되는 sink 노드 근처에서 노드들 사이에 전송된 데이터 패킷의 충돌을 줄임으로 에너지 효율과 지연의 성능을 향상시킬 수 있는 TDMA 기반의 MAC 프로토콜을 제안한다. 전송할 데이터를 가지는 노드들은 먼저 싱크 노드에게 자신이 전송할 데이터의 양을 포함하는 RTS 패킷을 전송한다. 이 RTS 패킷을 받은 싱크 노드는 각 노드들에게 전송할 수 있는 전송 스케줄을 노드들에게 보내고, 이 스케줄을 받은 각 노드들은 전송 스케줄에 맞추어 자신들에게 할당된 슬롯에 데이터 패킷을 전송함으로 충돌 없이 bursty데이터를 전송한다. 이 방법을 통하여 각 노드들은 동시에 멀티 슬롯을 할당 받아 여러 패킷을 전송할 수 있다. 따라서 버스티한 트래픽 전송에서 지연(Delay)을 줄이는 동시에 충돌을 없애 데이터 전송 효율을 높일 수 있다.

• 한국정보처리학회논문지
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• 제4권2호
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• pp.499-514
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• 1997

본 논문에서는 다양한 이기종 망간의 상호 연동을 통한 개방형정보통신서비스를 제공하기 위해 게이트웨이시스(Gateway System)으로 개발되고 있는 대용량 통신처리 시스템의 내부 고속 연동망의 구조를 제시한다. 주요제원으로는 32*32 입출력 체널의 공유버스 스위칭 대역폭은은 640MBPS로써 평형상태에서 각 채널별 약 20Mbps 정도의 대연폭 할당이 가능하여 전화망 뿐만 아니라 고속의 ISDN 및 인터네트 서비스 연동이 가능하다. 고속 연동망은 주된 스위칭 기능을 담당하는 중재교환부, 각 입출력 채널을 구성하는 가입자 입출력부, 이들 상호 연결하는 백플레인버스로 구성이 되고, 신뢰성 향상기 위하여 부하 분담 방식의 이중화 구성이 가능하다.또한망정합모들의 구현을 용이케 하고 연동망 프로토콜을 처리하는 부하를 감소하기 위해 고속 연동망 프로토콜을 전담 처리 가입자노드 어댑터를 개발하였다.