• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제45회 하계 정기학술대회 초록집
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• pp.222-222
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• 2013

GaN 기반 반도체는 넓은 bandgap을 가지고 있어 가시광부터 자외선까지 다양한 광전소자에 유용하게 사용된다. 광전소자중 발광다이오드의 경우 대부분 사파이어 기판위에 성장된다. 하지만 사파이어와 GaN의 격자 불일치 및 열팽창 계수의 차이로 인해 고품질의 GaN를 성장하기가 어렵다. 특히 열팽창 계수의 차이는 GaN 성장 공정이 고온에서 이루어지기 때문에 성장후 상온으로 온도가 떨어질 때 웨이퍼의 bowing을 발생시키고 동시에 dislocation이나 crack과 같은 결함이 생성되 GaN 성장막의 품질을 떨어트린다. 웨이퍼의 크기가 커지면 커질수록 웨이퍼 bowing은 커져 이에 대한 연구는 중요하다. 본 논문에서 2인치 사파이어 기판위에 성장된 GaN의 bow특성을 알아보기 위해 먼저 simulation을 하였고 실제로 성장된 GaN 웨이퍼와 비교를 하였다. c-plane 사파이어 기판위에 성장된 c-plane GaN의 bow특성을 알아보기 위해 성장 온도 $1,100^{\circ}C$에서 GaN두께를 1 ${\mu}m$에서 10 ${\mu}m$까지 1 ${\mu}m$씩 변화시켜 가며 simulation을 하였다. GaN두께가 1 ${\mu}m$일때는 bow가 11 ${\mu}m$, 6 ${\mu}m$ 일때는 54.7 ${\mu}m$, 10 ${\mu}m$ 일때는 108 ${\mu}m$를 얻어 GaN두께가 1 ${\mu}m$씩 증가할 때 마다 bow가 약 10 ${\mu}m$씩 증가하였다. 성장온도에 대한 영향을 알아보기 위해 $700^{\circ}C$에서 $1,200^{\circ}C$까지 $100^{\circ}C$씩 증가시켜며 bow특성 simulation을 하였다. 6 ${\mu}m$성장된 GaN의 경우 성장온도가 $100^{\circ}C$ 씩 증가할 때 bow는 약 6 ${\mu}m$ 증가하였다. 실제 성장된 c-plane GaN웨이퍼와 비교하기 위해 GaN을 각각 3 ${\mu}m$와 6 ${\mu}m$를 성장시켰고 high resolution x-ray diffraction장비를 사용하여 bow를 측정한 결과 각각 28 ${\mu}m$와 61 ${\mu}m$ 였고 simulation결과는 각각 33 ${\mu}m$와 65.5 ${\mu}m$를 얻어 비슷한 결과를 보였다. c-plane 사파이어 기판위에 성장된 c-plane GaN는 방향에 무관하게 동일한 bow 특성을 가지는 반해 r-plane 사파이어 기판위에 성장된 a-plane GaN는 방향에 따라 다른 bow특성을 보인다. a-plane GaN 이방향성적인 bow 특성을 알아보기 위해 simulation을 하였다. $1,100^{\circ}C$에서 a-plane GaN을 성장할 때 두께가 1 ${\mu}m$ 증가할 때마다 bow가 c축 방향으로는 21.7 ${\mu}m$씩 증가하였고 m축 방향으로는 11.8 ${\mu}m$ 씩 증가하여 매우 큰 이방향성적인 bow 특성을 보였다. 실제 r-plane 사파이어 기판위에 성장된 a-plane GaN의 bow를 측정하였고 simulation 결과와 비교해 보았다.

• 한국정보전자통신기술학회논문지
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• 제11권6호
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• pp.742-750
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• 2018

본 논문에서는 $0.13{\mu}m$ BCD 공정 기반에서 5V MOS 소자만 사용하여 zero layer FTP 셀이 가능하도록 하기 위해 tunnel oxide 두께를 기존의 $82{\AA}$에서 5V MOS 소자의 gate oxide 두께인 $125{\AA}$을 그대로 사용하였고, 기존의 DNW은 BCD 공정에서 default로 사용하는 HDNW layer를 사용하였다. 그래서 제안된 zero layer FTP 셀은 tunnel oxide와 DNW 마스크의 추가가 필요 없도록 하였다. 그리고 메모리 IP 설계 관점에서는 designer memory 영역과 user memory 영역으로 나누는 dual memory 구조 대신 PMIC 칩의 아날로그 회로의 트리밍에만 사용하는 single memory 구조를 사용하였다. 또한 BGR(Bandgap Reference Voltage) 발생회로의 start-up 회로는 1.8V~5.5V의 전압 영역에서 동작하도록 설계하였다. 한편 64비트 FTP 메모리 IP가 power-on 되면 internal reset 신호에 의해 initial read data를 00H를 유지하도록 설계하였다. $0.13{\mu}m$ Magnachip 반도체 BCD 공정을 이용하여 설계된 64비트 FTP IP의 레이아웃 사이즈는 $485.21{\mu}m{\times}440.665{\mu}m$($=0.214mm^2$)이다.

• 한국전자파학회논문지
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• 제30권6호
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• pp.467-478
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• 2019

본 논문에서는 전자전용 재밍 송신기에 사용하기 위해서 개발된 광대역 평면형 능동위상배열 안테나 시스템의 설계 및 제작 그리고 측정 결과를 소개한다. 설계된 시스템은 $45^{\circ}$ slant 광대역 복사소자를 $8{\times}8$ 삼각 배열 구조로 배치하고, 광대역 GaN 반도체 고출력 증폭기와 GaAs 다기능집적회로(MFC)를 적용한 64개의 송신 채널을 구성하여 개발하였다. GaAs다기능집적회로는 광대역에서 빔 편이 현상을 피하기 위한 실시간 지연소자, 디지털 감쇠기 그리고 GaAs 구동증폭기를 포함하고 있어서 송신 빔 조향을 할 수 있으며, 시스템의 전자적 빔 조향 범위는 방위각/고각 방향으로 각각 ${\pm}45^{\circ}/{\pm}25^{\circ}$ 범위에서 가능하다. 개발된 시스템의 송신 빔 패턴 성능을 확인하기 위해 근접 전계 시험 시설을 이용하였다. 전자전용 송신 시스템 빔 패턴 측정 결과, 시스템의 유효방사출력은 목표성능(P) 대비 최대 9.8 dB 이상을 만족하였고, 방위각/고각 방향으로 각각 ${\pm}45^{\circ}/{\pm}25^{\circ}$ 빔 조향 결과 요구성능에 만족함을 확인하였다.

• 공업화학
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• 제22권5호
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• pp.551-554
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• 2011

유기박막트랜지스터 개발의 중요한 이슈 중 하나는 용액 공정이 가능한 저전압구동용 고분자 게이트 절연체의 개발이다. 따라서 본 연구에서는 고성능의 저전압구동이 가능한 유기박막트랜지스터를 위한 우수한 성능의 고분자 게이트 절연체 재료인 poly(styrene-r-benzocyclobutene-r-methyl methacrylate) (P(S-r-BCB-r-MMA))을 합성하였다. P(S-r-BCB-r-MMA)는 경화과정에서 부피의 변화가 거의 없기 때문에 우수한 절연특성을 가지는 매우 얇은 고분자 절연체를 제조할 수 있으며, 이는 주파수에 따른 전기용량 변화를 통해 확인할 수 있다. 펜타센 유기반도체를 기반으로 한 유기박막트랜지스터 소자를 제작하였을 경우 전계효과이동도 $0.25cm^2/Vs$, 문턱전압 -2 V, 점멸비 ${\sim}10^5$, 그리고 sub-threshold swing 400 mV/decade로 우수한 성능을 보인다. 본 연구에서 새롭게 소개된 P(S-r-BCB-r-MMA)는 유연 디스플레이와 같은 미래형 전자소자의 구현을 위한 게이트 절연체 소재로서 하나의 가능성을 제공할 것이다.

• 접착 및 계면
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• 제23권2호
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• pp.53-58
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• 2022

본 연구는 AlO_x유전체 표면에 유기 자립조립 단분자막 (self-assembled monolayer, SAM) 중간층을 도입함으로써 유전체의 표면특성을 제어하고, 최종적으로 유기전하변조트랜지스터 (Organic charge modulated field-effect transistor, OCMFET)의 전기적 특성을 향상시킨 결과를 제시하였다. 유기 중간층을 적용함으로써, OCMFET의 컨트롤 게이트(CG, Control gate)와 플로팅 게이트 (FG, Floating gate) 사이 커패시터 플레이트로 작용하는 산화알루미늄 게이트 유전체의 표면 에너지를 제어하였으며, FET의 가장 중요한 성능변수인 전계효과 이동도(field-effect transistor, μ_FET)를 향상시켰다. 사용된 SAMs은 네가지의 PA (Octadecylphosphonic acid, Butylphosphonic acid, (3-Bromopropyl)phosphonic acid, (3-Aminopropyl) phosphonic acid)를 사용하여 형성하였으며, 각각 0.73, 0.41, 0.34, 0.15 cm2V^-1s^-1의 μ_OCMFET를 나타내었다. 이 연구를 통해 유기 SAM 중간층의 알킬 체인(Alkyl chain)의 길이 및 말단기의 특성이 소자의 전기적 성능을 제어하는데 중요한 요인임을 확인하였으며, 이 결과를 통해 향후 최적의 센서 플랫폼으로서의 OCMFET 소자성능 최적화에 기여할 수 있을 것으로 기대한다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2004년도 추계학술대회 논문집 Vol.17
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• pp.247-251
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• 2004

반도체 소자의 제조에 있어 실리콘 표면에 성장한 자연산화막을 제거하기 위해 일반적으로 습식 세정 기술이 이용되어 왔다. 하지만 소자의 최소 선폭(design rule)이 nano급으로 고집적화 됨에 따라 contact hole 바닥의 자연산화막을 깨끗이 제거하는데 있어서 그 한계를 나타나고 있다. 이에 대한 효과적인 대안 공정으로 가스 건식 세정 기술이 연구되고 있다. 본 논문에서는 한 번에 50매 이상의 웨이퍼를 처리함으로써 생산성 측면에서 월등한 배치식 설비에서 원거리 플라즈마(remote plasma) 장치에서 2.450Hz의 마이크로웨이브(${\mu}$-wave)에 의해 형성시킨 수소라디칼과 $NF_3$ 가스를 이용하여 실리콘에 결함을 주지 않고 자연산화막을 선택적으로 제거하는 공정에 대해 고찰하였다. AFM을 이용한 표면분석, TEM을 이용한 물성분석, 그리고 ToF-SIMS 및 XPS를 이용한 화학 분석을 습식 및 건식 세정을 비교 평가한 결과, 건식 세정 공정이 실리콘 표면에 결함을 주지 않고 자연산화막을 제거 할 수 있음을 확인하였다. 산화막$(SiO_2)$, 질화막$(Si_3N_4)$, 그리고 다결정 실리콘(Poly-Si) 등의 각 막질별 식각 특성을 고찰하였으며, $NH_3$의 캐리어 가스인 $N_2$의 주입량을 조절함으로써 수소라디칼 형성 효율의 개선이 가능하였으며, 이로부터 게이트와 소스/드레인 사이를 절연하기 위해 이용되는 질화막의 식각 선택비를 2배 정도 개선할 수 있었다. nano급 소자에 실장하여 평가한 결과에서 불산(HF)에 의한 습식 세정 방식에 비하여 약 $20{\sim}50%$ 정도의 contact 저항 감소 효과가 있음이 확인되었다.두 소자 모두 $40mA/cm^2$ 에서 이상적인 화이트 발란스와 같은(0.33,0.33)의 색좌표를 보였다.epsilon}_0=1345$의 빼어난 압전 및 유전특성과 $330^{\circ}C$의 높은 $T_c$를 보였고 그 조성의 vibration velocity는 약4.5 m/s로 나타났다.한 관심이 높아지고 있다. 그러나 고 자장 영상에서의 rf field 에 의한 SAR 증가는 중요한 제한 요소로 부각되고 있다. 나선주사영상은 SAR 문제가 근원적으로 발생하지 않고, EPI에 비하여 하드웨어 요구 조건이 낮아 고 자장에서의 고속영상방법으로 적합하다. 본 논문에서는 고차 shimming 을 통하여 불균일도를 개선하고, single shot 과 interleaving 을 적용한 multi-shot 나선주사영상 기법으로 $100{\times}100$에서 $256{\times}256$의 고해상도 영상을 얻어 고 자장에서 초고속영상기법으로 다양한 적용 가능성을 보였다. 연구에서 연구된 $[^{18}F]F_2$가스는 친핵성 치환반응으로 방사성동위원소를 도입하기 어려운 다양한 방사성의 약품개발에 유용하게 이용될 수 있을 것이다.었으나 움직임 보정 후 영상을 이용하여 비교한 경우, 결합능 변화가 선조체 영역에서 국한되어 나타나며 그 유의성이 움직임 보정 전에 비하여 낮음을 알 수 있었다. 결론: 뇌활성화 과제 수행시에 동반되는 피험자의 머리 움직임에 의하여 도파민 유리가 과대평가되었으며 이는 이 연구에서 제안한 영상정합을 이용한 움직임 보정기법에 의해서 개선되었다. 답이 없는 문제, 문제 만들기, 일반화가 가능한 문제 등으로 보고, 수학적 창의성 중 특히 확산적 사고에 초점을 맞추어 개방형 문제가 확

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 하계학술대회 논문집 D
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• pp.1891-1894
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• 1999

We can classify the scratches after CMP process into micro-scratch and macro-scratches according to the scratch size, scratch intensity and defect map, etc. The micro-scratches on wafer after CMP process are discussed in this paper. From many causes, major factor that influences the formation of micro-scratch is known as particle size distribution of slurry.(1) It is indefinite what size or type of particle can cause micro-scratch on wafer surface, but there is possibility caused by large particle over 1um. The best way for controlling these large particle to inflow is to use the slurry filter on POU(Point of user). But the slurry filter(especially, depth-type filter) has sometimes the problem which makes more sever micro-scratches on wafer surface after CMP. We studied that depth-type slurry filter has what kind of week-points and the number of scratch could be reduced by lowering slurry flow rate and by using high spray bar which sprays DIW on polishing pad with high pressure.

• 융합신호처리학회논문지
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• 제4권2호
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• pp.61-69
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• 2003

본 논문에서는 반도체 소자의 DC 파라메터에 대한 특성을 검사하는 DC 파라메터 검사 시스템을 개발하였다. 개발된 시스템은 IBM-PC와 연결하기 위한 CPLD(Complex Programmable Logic Device)로 구현된 연결부와 ADC/DAC부, 전압원/전류원, 가변저항부, 측정부로 구성되어 있다. 제안된 시스템에서 정전압원과 정전류원은 하나의 회로로 설계하여 외부의 컴퓨터에서 주어지는 모드명령에 의해 선택되도록 하였으며, VHDL(VHSIC Hardware Description Language)을 사용하여 회로를 제어하고 신호를 변환하는 기능을 CPLD로 설계하였다. 제안된 시스템은 두 개의 채널을 가지고 있으며, VFCS(Voltage Force Current Sensing) 모드와 CFVS(Current Force Voltage Sensing) 모드로 동작할 수 있도록 하였다. 검사 전압의 범위는 0(V)-10(V)까지이고, 검사전류의 범위는 0[mA]-100[mA]까지로 다이오드를 사용하여 설계된 회로의 성능을 검증하였다.

• 한국전기전자재료학회논문지
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• 제28권6호
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• pp.360-364
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• 2015

Electronic systems based on solid state devices have changed to be more complicated and miniaturized as the electronic systems developed. If the electronic systems are exposed to HPEM (high power electromagnetics), the systems will be destroyed by the coupling effects of electromagnetic waves. Because the HPEM has fast rise time and high voltage of the pulse, the semiconductors are vulnerable to external stress factor such as the coupled electromagnetic pulse. Therefore, we will discuss about malfunction behavior and DFR (destruction failure rate) of the semiconductor caused by amplitude and repetition rate of the pulse. For this experiment, the pulses were injected into the pins of general purpose IC due to the fact that pulse injection test enables the phenomenon after the HPEM is coupled to power cables. These pulses were produced by pulse generator and their characteristics are 2.1 [ns] of pulse width, 1.1 [ns] of pulse rise time and 30, 60, 120 [Hz] of pulse repetition rate. The injected pulses have changed frequency, period and duty ratio of output generated by Timer IC. Also, as the pulse repetition rate increases the breakdown threshold point of the timer IC was reduced.

• 대한전자공학회논문지SD
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• 제41권1호
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• pp.15-20
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• 2004

산화막위에 증착된 금속박막과 산화막과의 계면효과를 조사하였다. 산화막으로는 현재 반도체소자제조공정에 많이 사용되고 있는 BPSG 산화막과 PETEOS 산화막을 사용하였다. 이 두 종류의 산화막위에 적층구조의 금속박막을 형성한 후, 금속박막의 열처리에 의한 계면의 영향을 SEM (scanning electron microscopy), TEM (transmission electron microscopy), AES (auger electron spectroscopy)를 사용하여 조사하였다. BPSG 산화막위에 증착된 금속박막을 $650^{\circ}C$ 이상에서 RTP anneal을 한 경우, BPSG 산화막과 금속박막의 계면결합상태가 좋지 않았고, BPSG 산화막과 금속박막의 계면에 phosphorus가 축적된 영역을 확인하였다. 반면에 PETEOS 산화막위에 증착된 금속박막의 경우, RTP anneal 온도에 관계없이 계면결합상태는 좋았다. 본 연구에서 BPSG 산화막위에 금속박막을 증착할 경우 RTP anneal 온도는 $650^{\circ}C$ 보다 작게 하여야 함을 알 수 있었다.