• Proceedings of the Korean Vacuum Society Conference
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• 1999.07a
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• pp.114-114
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• 1999

Boron nitride (BN)는 매우 뛰어난 물리적, 화학적 성질을 가지고 있는 재료로 많은 연구가 진행되고 있다. hexagonal 형태의 hBN의 경우 큰 전기 저항과 열 전도도를 가지고 있고 열적 안정성을 가지고 있어 반도체 소자에서 절연층으로 쓰일 수 있다. 또한 X-ray와 가시광선을 투과시키기 때문에 X-ray와 가시광선을 투과시키기 때문에 X-ray lithography이 mask 기판으로 사용될 수 있다. Boron-carbon-nitrogen (BCN) 역시 뛰어난 기계적 성질과 투명성을 가지고 있어 보호 코팅이나 X-ray lithography에 이용될 수 있다. 또한 원자 조성이나 구성을 변화시켜 band gap을 조절할 수 있는 가능성을 가지고 있기 때문에 전기, 광소자의 재료로 이용될 수 있다. 본 연구에서는 여러 합성 조건 변화에 따른 hBN 막의 합성 거동을 관찰하고, 카본 농도변화에 따른 BCN 막의 기계적 성질과 구조의 변화, 그리고 실리콘 첨가에 의한 물성 변화를 관찰하였다. BN박막은 실리콘 (100) 기판 위에 r.f. plasma assisted CVD를 이용하여 합성하였다. 합성 압력 0.015 torr, 원료 가스로 BCl3 1.5 sccm, NH3 6sccm을 Ar 15 sccm을 사용하여 기판 bias (-300~-700V)와 합성온도 (상온~50$0^{\circ}C$)를 변화시켜 BN막을 합성하였다. BCN 박막은 상온에서 기판 bias를 -700V로 고정시킨 후 CH4 공급량과 Ar 가스의 첨가 유무를 변화시켜 합성하였다. 또한 SiH4 가스를 이용하여 실리콘을 함유하는 Si-BCN 막을 합성하였다. 합성된 BN 막의 경우, 기판 bias와 합성 온도가 증가할수록 증착속도는 감소하는 경향을 보여 주었다. 기판 bias와 합성온도에 따른 구조 변화를 SEM과 Xray로 분석하였다. 상온에서 합성한 경우는 표면형상이 비정질 형태를 나타내었고, X-ray peak이 거의 관찰되지 않았다. 합성온도가 증가하게 되면 hBN (100) peak이 나타나게 되고 이것은 합성된 막이 turbostratic BN (tBN) 형태를 가지고 있다는 것을 나타낸다. 50$0^{\circ}C$의 합성 온도에서 기판 bias가 -300V에서 hBN (002) peak이 관찰되었고, -500, -700 V에서는 hBN (100) peak만이 관찰되었다. 따라서 고온에서의 큰 ion bombardment는 합성되는 막의 결정성을 저해하는 요소로 작용한다는 것을 확인 할 수 있었다. 합성된 BN 막은 ball on disk type의 tribometer를 이용하여 마모 거동을 관찰한 결과 대부분 1이상의 매우 큰 friction coefficient를 나타내었고, nano-indenter로 측정한 BN막의 hardness는 매우 soft한 막에서부터 10 GPa 정도 까지의 값을 나타내었고, nano-indenter로 측정한 BN 막의 hardness는 매우 soft한 막에서부터 10GPa 정도 까지의 값을 가지며 변하였다. 합성된 BCN, Si-BCN 막은 FT-IR, Raman, S-ray, TEM 분석을 통하여 그 구조와 합성된 상에 관하여 분석하였다. FT-IR 분석을 통해 B-N 결합과 C-N 결합을 확인할 수 있었고, Raman 분석을 통하여 DLC의 특성을 분석하였다. 마모 거동에서는 BCN 막의 경우 0.6~0.8 정도의 friction coefficient를 나타내었고 Si-BCN 막은 0.3이하의 낮은 friction coefficient를 나타내었다. Hardness는 carbon의 함유량과 Ar 가스의 첨가 유무에 따라 각각을 측정하였고 이것은 BN 막 보다 향상된 값을 나타내었다.

• Proceedings of the Korean Vacuum Society Conference
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• 1999.07a
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• pp.151-151
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• 1999

금속-산화막-반도체(MOS) 소자를 이용하는 집적회로의 발전은 게이트 금속의 규격 감소를 필요로 한다. 규격감소에 따른 저항 증가가 중요한 문제점으로 대두되었으며, 그동안 여러 연구자들에 의하여 금속 게이트에 관련된 연구가 진행되어 왔다. 특히 저항이 낮으며 녹는점이 매우 높은 내화성금속(refractory metal)인 텅스텐(tungsten, W)이 차세대 MOS 소자의 유력한 대체 게이트 금속으로 제안되었다. 텅스텐은 스퍼터링(sputtering)과 화학기상 증착(CVD) 방식을 이용하여 성장시킬 수 있다. 스퍼터링에 의한 텅스텐 증착은 산화막과의 접착성은 우수한 반면에 증착과정 동안에 게이트 산화막(SiO2)에 손상을 주어 게이트 산화막의 특성을 열화시킬 수 있다. 반면, 화학기상 증차에 의한 텅스텐 성장은 스퍼터링보다 증착막의 저항이 상대적으로 낮으나 산화막과의 접착성이 좋지 않은 문제를 해결하여야 한다. 본 연구에서는 감압 화학기상 증착(LPCVD)방식을 이용하여 텅스텐 게이트 금속을 100~150$\AA$ 두께의 게이트 산화막(SiO2 또는 N2O 질화막)위에 증착하여 물리 및 전기적 특성을 분석하였다. 물리적 분석을 위하여 XRD, SEM 및 저항등이 증착 조건에 따라서 측정되었으며, 텅스텐 게이트로 구성된 MOS 캐패시터를 제작하여 절연 파괴 강도, 전하 포획 메커니즘 등과 같은 전기적 특성 분석을 실시하였다. 특히 텅스텐의 접착성을 증착조건의 변화에 따라서 분석하였다. 텅스텐 박막의 SiO2와의 접착성은 스카치 테이프 테스트를 실시하여 조사되었고, 증착시의 기판의 온도에 민감하게 반응하는 것을 알 수 있었다. 또한, 40$0^{\circ}C$ 이상에서 안정한 것을 볼 수 있었다. 텅스텐 박막은 $\alpha$ 및 $\beta$-W 구조를 가질 수 있으나 본 연구에서 성장된 텅스텐은 $\alpha$-W 구조를 가지는 것을 XRD 측정으로 확인하였다. 성장된 텅스텐 박막의 저항은 구조에 따라서 변화되는 것으로 알려져 있다. 증착조건에 따른 저항의 변화는 SiH4 대 WF6의 가스비, 증착온도에 따라서 변화하였다. 특히 온도가 40$0^{\circ}C$ 이상, SiH4/WF6의 비가 0.2일 경우 텅스텐을 증착시킨 후에 열처리를 거치지 않은 경우에도 기존에 발표된 저항률인 10$\mu$$\Omega$.cm 대의 값을 얻을 수 있었다. 본 연구를 통하여 산화막과의 접착성 문제를 해결하고 낮은 저항을 얻을 수 있었으나, 텅스텐 박막의 성장과정에 의한 게이트 산화막의 열화는 심각학 문제를 야기하였다. 즉, LPCVD 과정에서 발생한 불소 또는 불소 화합물이 게이트의 산화막에 결함을 발생시킴을 확인하였다. 향후, 불소에 의한 게이트 산화막의 열화를 최소화시킬 수 있는 공정 조건의 최저고하 또는 대체게이트 산화막이 적용될 경우, 개발된 연구 결과를 산업체로 이전할 수 있는 가능성이 높을 것을 기대된다.

• Proceedings of the Korean Vacuum Society Conference
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• 2014.02a
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• pp.274-274
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• 2014

금속칼코게나이드 화합물중 하나인 $MoS_2$는 초저 마찰계수의 금속성 윤활제로 널리 사용되고 있으며 흑연과 비슷한 판상 구조를 지니고 있어 기계적 박리법을 통한 그래핀의 발견 이후 2차원 박막 합성법에 대한 활발한 연구가 진행되고 있다. 최근 다양한 응용이 진행 중인 그래핀의 경우 높은 전자이동도, 기계적 강도, 유연성, 열전도도 등 뛰어난 물리적 특성을 지니고 있으나 zero-bandgap으로 인한 낮은 on/off ratio는 thin film transistor (TFT), 논리회로(logic circuit) 등 반도체 소자 응용에 한계가 있다. 하지만 $MoS_2$는 벌크상태에서 약 1.2 eV의 indirect band-gap을 지닌 반면 단일층의 경우 1.8 eV의 direct-bandgap을 나타내고 있다. 또한 단일층 $MoS_2$를 이용하여 $HfO_2/MoS_2/SiO_2$ 구조의 트랜지스터를 제작하였을 때 $200cm^2/v^{-1}s^{-1}$의 높은 mobility와 $10^8$ 이상의 on/off ratio 나타낸다는 연구가 보고되어 있어 박막형 트랜지스터 응용을 위한 신소재로 주목을 받고 있다. 한편 2차원 $MoS_2$ 박막을 합성하기 위한 대표적인 방법인 기계적 박리법의 경우 고품질의 단일층 $MoS_2$ 성장이 가능하지만 대면적 합성에 한계를 지니고 있으며 화학기상증착법(CVD)의 경우 공정 gas의 분해를 위한 높은 온도가 요구되므로 박막형 투명 트랜지스터 응용을 위한 플라스틱 기판으로의 in-situ 성장이 어렵기 때문에 이를 보완할 수 있는 $MoS_2$ 박막 합성 공정 개발이 필요하다. 특히 Plasma enhanced chemical vapor deposition (PECVD) 방법은 공정 gas가 전기적 에너지로 분해되어 chamber 내부에서 cold-plasma 형태로 존 재하기 때문에 박막의 저온성장 및 대면적 합성이 가능하며 고진공을 바탕으로 합성 중 발생하는 오염 요소를 효과적으로 제어할 수 있다. 본 연구에서는PECVD를 이용하여 plasma power, 공정압력, 공정 gas의 유량 등 다양한 공정 변수를 조절함으로써 저온, 저압 조건하에서의 $MoS_2$ 박막 성장 가능성을 확인하였으며 전구체로는 Mo 금속과 $H_2S$ gas를 사용하였다. 또한 향후 flexible 소자 응용을 위한 플라스틱 기판의 녹는점을 고려하여 공정 온도는 $300^{\circ}C$ 이하로 설정하였으며 합성된 $MoS_2$ 박막의 두께 및 화학적 구성은 Raman spectroscopy를 이용하여 확인 하였다. 공정온도 $200^{\circ}C$와 $150^{\circ}C$에서 성장한 $MoS_2$ 박막의 Raman peak의 경우 상대적으로 낮은 공정온도로 인하여 Mo와 H2S의 화학적 결합이 감소된 것을 관찰할 수 있었고 $300^{\circ}C$의 경우 약 $26{\sim}27cm^{-1}$의 Raman peak 간격을 통해 5~6층의 $MoS_2$ 박막이 형성 된 것을 확인할 수 있었다.

• Journal of Sensor Science and Technology
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• v.7 no.1
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• pp.31-38
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• 1998

Multi-channel sensors can be used to increase the reliability and remove the random iloise in ion-sensitive field effect transistors(ISFETs). Multi-channel sensors is also an essential step toward potential fabrication of sensors for several ionic species in one device. However, when the multi-channel sensors are separately biased, the biasing problems become difficult, that is to say, the bias circuit is needed as many sensors. In this work, a circuit for biasing the four pH-ISFETs in null-balance method, where bias voltages are switched, was proposed. The proposed concept is need only one bias circuit for the four sensors. Therefore it has advantages of smaller size and lower power consumption than the case that all sensors are separately biased at a time. The proposed circuit was tested with discrete devices and its performance was investigated. In the recent trend, sensor systems are implemented as portable systems. So the verified measurement circuit was integrated by using the CMOS circuit. Fortunately, ISFET fabrication process can be compatible with CMOS process. Full circuit has a mask area of $660{\mu}m{\times}500{\mu}m$. In the future, this step will be used for developing the smart sensor system with ISFET.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2008.06a
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• pp.20-20
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• 2008

최근 LEDs가 동일 효율의 전구에 비해 에너지 절감 효과 크며 신뢰성이 뛰어나다기 때문에 기존 광원을 빠르게 대체해 나가고 있다. 특히 자외선 파장을 가지는 LEDs는 발열이 낮아 냉각장치가 필요 없으며, 수명이 길어 기존 UV lamp에 비해 많은 장점을 가지고 있기 때문에 많은 관심을 밭고 있다. 그럼에도 불구하고 자외선 LEDs는 제조 단가가 높고 power가 낮아 소요량이 많은 등 아직 해결해야 할 부분이 많기 때문에 이를 해결하기 위해 여러가지 재료와 다양한 구조가 고려되고 있다. 그 중 ZnO는 II-VI족 화합물 반도체로써 UV영역의 넓은 밴드갭(3.37eV)을 가지는 투명한 재료이다. 특히 ZnO는 60meV의 큰 엑시톤 결합에너지를 가지며, 가시광 영역에서 높은 투과율을 가지고, 상온에서 물리적, 화학적으로 안정하기 때문에 UV sensor, UV laser, UV converter, UV LEDs 등 광소자 분야에서 연구가 활발히 진행되고 있다. ZnO가 광소자의 발광재료로써 높은 효율을 얻기 위해서는 결정성을 높여 내부 결함을 감소시키며, 발광 면적을 높일 수 있는 구조가 요구된다. 특히 MOCVD 법으로 성장한 나노막대는 에피성장되어 높은 결정성을 기대할 수 있으며, 성장 조건을 조절함으로써 나노막대의 aspect ratio와 밀도 제어할 수 있기 때문에 표면적을 효과적으로 넓혀 높은 발광효율을 얻을 수 있다. 본 실험에서는 MOCVD 법으로 실리콘과 사파이어 기판 위에 다양한 성장 온도를 가진 나노구조를 성장 시키고 온도에 따른 형상 변화와 특성을 평가하였다. ZnO 의 성장온도가 약 $360^{\circ}C$ 일 때, 밀도가 조밀하고 기판에 수직 배열한 균일한 나노막대가 성장되었으며 우수한 결정성, 광학적 특성이 나타남을 SEM, TEM, PL, XRD를 사용하여 확인하였다.

• Journal of the Korean Vacuum Society
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• v.17 no.6
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• pp.518-522
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• 2008

The miniaturization of device size and multilevel interlayers have been developed by ULSI circuit devices. These submicron processes cause serious problems in conventional metallization due to the solubility of silicon and metal at the interface, such as an increasing contact resistance in the contact hole and interdiffusion between metal and silicon. Therefore it is necessary to implement a barrier layer between Si and metal. Thus, the size of multilevel interconnection of ULSI devices is critical metallization schemes, and it is necessary reduce the RC time delay for device speed performance. So it is tendency to study the Cu metallization for interconnect of semiconductor processes. However, at the submicron process the interaction between Si and Cu is so strong and detrimental to the electrical performance of Si even at temperatures below $200^{\circ}C$. Thus, we suggest the tungsten-carbon-nitrogen (W-C-N) thin film for Cu diffusion barrier characterized by nano scale indentation system. Nano-indentation system was proposed as an in-situ and nanometer-order local stress analysis technique.

• The Journal of Korea Institute of Information, Electronics, and Communication Technology
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• v.13 no.1
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• pp.64-71
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• 2020

eFuse OTP memory IP is required to trim the analog circuit of the gate driving chip of the power semiconductor device. Conventional NMOS diode-type eFuse OTP memory cells have a small cell size, but require one more deep N-well (DNW) mask. In this paper, we propose a small PMOS-diode type eFuse OTP memory cell without the need for additional processing in the CMOS process. The proposed PMOS-diode type eFuse OTP memory cell is composed of a PMOS transistor formed in the N-WELL and an eFuse link, which is a memory element and uses a pn junction diode parasitic in the PMOS transistor. A core driving circuit for driving the array of PMOS diode-type eFuse memory cells is proposed, and the SPICE simulation results show that the proposed core circuit can be used to sense post-program resistance of 61㏀. The layout sizes of PMOS-diode type eFuse OTP memory cell and 512b eFuse OTP memory IP designed using 0.13㎛ BCD process are 3.475㎛ × 4.21㎛ (= 14.62975㎛2) and 119.315㎛ × 341.95㎛ (= 0.0408mm2), respectively. After testing at the wafer level, it was confirmed that it was normally programmed.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2007.06a
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• pp.177-177
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• 2007

ZnO는 3.36eV의 넓은 밴드캡을 가지는 II-IV족 반도체로써 태양전지, LED와 같은 광학적 소자로 이용이 기대가 되는 물질이다. 더욱이, 상온에서의 60meV에 해당하는 큰 엑시톤 에너지와 밴드캡 에지니어링이 가능하다는 장점 때문에 광학적 소자로 널리 이용되고 있는 GaN을 대체할 수 있는 물질로 주목을 받고 있다. 하지만, p-type ZnO는 형성이 어렵고 낮은 이동도와 케리어 농도의 특성을 보이고, 대기 중에 장시간 노출할 경우 n-type ZnO의 특성으로 돌아가는 불안정성을 보이고 있다. 최근에 몇몇의 연구자들에 의해 V족의 원소인 P(phosphorous), N(nitrogen), As(arsenic))를 도핑하여 p-type ZnO의 형성에 대한 논문이 발표되고 있다. 또한, V족 원소 중에 P는 p-type ZnO 형성에 효과적인 도핑 물질로 보고되 고 있다. 본 연구는 마그네트론 스퍼터링을 이용하여 다양한 온도에서 성장된 P도핑 ZnO 박막의 특성에 대해 연구하였다. P도핑된 ZnO 박막은 사파이어 기판에 buffer층을 사용한 Insulator 특성의 ZnO박막위에 400, 500, 600, $700^{\circ}C$에서 성장되 었다. 박막의 특성 분석에는 325nm의 파장을 가지는 He-Cd의 레이져 광원을 사용하여 10K의 저온 PL과 0.5T의 자기장을 사용한 van der Pauw configuration에 의한 Hall effect측정, 그리고 결정성 분석에는 XRD와 TEM을 이용하였다. 상온 Hall-effect 측정 결과, $400{\sim}600^{\circ}C$ 에서 성장된 박막은 n-type의 특성을 보였고, $700^{\circ}C$에서 성장된 Phosphorous 도핑 ZnO박막은 $1.19{\times}10^{17}$의 캐리어 농도를 가지는 p-type의 특성을 보였다. 그리고 XRD분석과 TEM분석을 통하여 박막의 성장온도가 증가 할수록 P도핑된 ZnO박막의 결정성이 향상되는 것을 알 수 있었다. 또한 10K의 저온 PL분석을 통해 p도핑에 의한 액셉터에 관련된 피크들을 관찰할 수 있었다.

• Journal of radiological science and technology
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• v.39 no.1
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• pp.35-42
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• 2016

Room-temperature operating CdZnTe(CZT) material is an innovative radiation detector which could reduce the patient dose to one-tenth level of conventional CT (Computed Tomography) and mammography system. The pixel and pixel pitch in the imaging device determine the conversion efficiency of incident X-or gamma-ray and the cross-talk of signal, that is, image quality of detector system. The weighting potential is the virtual potential determined by the position and geometry of electrode. The weighting potential obtained by computer-based simulation in solving Poisson equation with proper boundaries condition. The pixel was optimized by considering the CIE (charge induced efficiency) and the signal cross-talk in CT detector system. The pixel pitch was 1-mm and the detector thickness was 2-mm in the simulation. The optimized pixel size and inter-pixel distance for maximizing the CIE and minimizing the signal cross-talk is about $750{\mu}m$ and $125{\mu}m$, respectively.

• Journal of the Korean Vacuum Society
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• v.12 no.4
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• pp.218-227
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• 2003

Pd/Si/Ti/Pt and Pd/Si/Pd/Ti/Au ohmic contacts to n-type InCaAs were investigated for applications to AlGaAs/GaAs HBT emitter ohmic contacts. In the Pd/Si/Ti/Pt ohmic contact, as-deposited contact showed non-ohmic behavior, and high specific contact resistivity of $5\times10^{-3}\Omega\textrm{cm}^2$ was achieved by rapid thermal annealing at $375^{\circ}C$/10 sec. However, the specific contact resistivity decreased remarkably to $2\times10^{-6}\Omega\textrm{cm}^2$ by annealing at $425^{\circ}C$/10sec. In the Pd/Si/Pd/Ti/Au ohmic contact, minimum specific contact resistivity of $3.9\times10^{-7}\Omega\textrm{cm}^2$ was achieved by annealing at $400^{\circ}C$/20sec. In both ohmic contacts, low contact resistivity and non-spiking planar interface between ohmic materials and InGaAs were maintained. Therefore, these thermally stable ohmic contact systems are promising candidates for compound semiconductor devices. RF performance of the AlGaAs/GaAs HBT was also examined by employing the Pd/Si/Ti/Pt and Pd/Si/Pd/Ti/Au systems as emitter ohmic contacts. Cutoff frequencies were 63.9 ㎓ and 74.4 ㎓, respectively, and maximum oscillation frequencies were 50.1 ㎓ and 52.5 ㎓, respectively. It shows very successful high frequency operations.