• 전기의세계
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• 제59권2호
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• pp.29-32
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• 2010

• 한국진공학회:학술대회논문집
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• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
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• pp.330.2-330.2
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• 2014

III-V족 화합물반도체는 트랜지스터와 광다이오드, 레이저 등의 광전소자 제작물질로 오랫동안 사용 되어 왔다. III-V 화합물 반도체로 제작된 광전소자의 특성을 향상시키기 위해선 다양한 형태의 표면구조가 필요하며, distributed feedback 레이저나 distributed Bragg reflector 레이저의 경우 높은 aspect-ratio를 가지는 구조를 필요로 한다. 현재까지 높은 aspect-ratio를 가지는 III-V족 화합물반도체 구조제작을 위해 reactive ion etching (RIE) 방식을 사용 하였는데, 이 방법은 ion collision에 의한 표면손상과 더불어 에칭 잔여물이 남아 반도체 표면을 오염시키는 문제점을 가지고 있다. 이를 개선하기 위하여 MaCE (Metal-Assited chemical etching)법이 최근 제안되었는데, 본 연구에서는 MaCE 방법을 통하여 다양한 형태의 GaAs 표면구조를 제작하였다. 본 실험을 통하여 에칭용액 조건에 따라 GaAs의 구조적 특성과 morphology가 달라지는 것을 확인하였다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2009년도 춘계학술발표대회
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• pp.11.2-11.2
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• 2009

본 발표에서는 flexible display의 back plane 구동 소자, organic sensor, 그리고 organic radio frequency identification (RFID) Tag 등으로의 응용을 목표로 최근 활발히 연구 중인 유기 반도체 박막 트랜지스터에 대한 소개를 바탕으로 유기 반도체를 전자회로 분야에서 사용하기 위해 해결해야 할 문제점과 연구 개발이 절실히 필요한 부분에 대해 소개하고 자 함. organic RFID 응용 기술에 초점을 두고 RFID 기술의 개요, 종류, 주파수 대역 등에 대한 기초적인 지식을 바탕으로 organic RFID의 향후 시장 전망에 대해 토론한 후 현재 PolyIC, Organic ID, IMEC 등의 선진사에서 상용화를 목표로 활발히 연구 중인 organic RFID의 세계적 기술 수준과 최근 연구 결과들을 공유하고자함. 최근 ETRI에서 향 후 바코드 대체용으로 활발히 연구 중인 item level tagging용 13.56 MHz프린팅 RFID 기술을 소개하고 이를 구현하기 위한 유기반도체 트랜지스터, 정류기 등 다양한 종류의 회로들을 프린팅 소재와 공정으로 제작할 때의 문제점을 공유하고, 더 나아가 프린팅 전자 소자의 상용화를 위한 향 후 연구 개발 주제 및 방향 등에 대해 토론하고자함.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.383-383
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• 2012

전자소자 및 광전소자의 최적화 조건을 확립하기 위해 반도체 나노양자구조의 물리적 현상에 대한 연구가 활발히 진행되고 있다. 반도체 양자세선은 일차원 구조의 기초 물리 특성 관찰과 소자로서의 응용 가치가 높다. 양자세선을 사용한 단전자 트랜지스터, 공명터널 다이오드, 발광다이오드, 광탐지기 및 레이저 소자 제작과 관련한 연구가 활발히 진행 중에 있다. 나노양자구조들 중에서 양자우물과 양자점에 대한 실험적 및 이론적 연구가 많이 진행되었으나, 복잡한 공정 과정과 물리적 이론의 복잡함으로 양자세선에 대한 연구는 상대적으로 미흡하다. 양자세선을 이용한 전자소자와 광전소자의 효율을 증진하기 위해서는 양자세선의 전자적 성질에 대한 연구가 중요하다. 본 연구에서는 InAs/InP 양자세선에 대한 기저상태와 여기상태의 전하분포, 부띠천이 및 전자적 성질을 고찰하였다. 가변 메시 유한 차분법을 이용하여 양자세선의 이산적 모델을 확립하여 변형효과가 양자세선 구조에서 부띠에 영향을 주는지 조사하였다. 변형효과와 비포물선효과를 고려한 슈뢰딩거 방정식을 사용하여 변형 포텐셜을 계산하였으며 양자세선의 포텐셜 변화를 관찰하였다. 양자세선의 포텐셜 변화에 따라 전하구속분포, 에너지 준위 및 파동 함수를 계산하였다. 기저상태의 부띠 간에 발생하는 천이와 여기상태의 부띠 간에 발생하는 부띠 간의 엑시톤 천이 에너지 값을 계산하였다. 계산한 부띠 에너지 천이 값이 광루미네센스로 측정한 엑시톤 천이와 잘 일치하였다. 이 결과는 양자세센의 이차원적인 전자적 구조를 이해하고 양자세선을 사용하여 제작된 전자소자 및 광전소자의 전자적 성질을 연구하는데 도움을 주며, 저전력 나노양자소자를 제작하는 기초지식을 제공하는 중요한 역할을 할 것이다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2011년도 춘계학술발표대회
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• pp.12-12
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• 2011

최근 휴대용 전자기기의 사용이 증가함에 따라 비휘발성 메모리 소자에 대한 수요가 급증하고 있다. 다양한 메모리 소자 중에서 현재는 플래시 메모리를 기반으로 하는 비휘발성 메모리 소자의 연구 및 개발이 활발히 이루어지고 있으며, 플래시 메모리 소자의 경우 모든 반도체 메모리 소자 중에서 가장 빠른 발전 속도로 개발되고 있다. 이러한 플래시 메모리 소자의 발전을 기반으로 스마트폰, 디지털 카메라, 태블릿 PC 등의 개발 및 대중화를 가져왔다. 이러한 플래시 메모리를 기반으로 하는 비휘발성 메모리 소자의 경우 반도체 소자의 발전을 주도하며 발전하고 있으나, 새로운 전자기기 및 소자(flexible electronics, printed electronics, organic electronics 등) 응용을 위해서는 저비용으로 쉽게 제작할 수 있는 메모리 소자의 개발이 필요하다. 이에 적합한 메모리 소자 구조는 기존 플래시 메모리 소자와 유사한 트랜지스터 기반의 메모리 소자라고 할 수 있다. 본 발표에서는 플래시 메모리 소자와 유사한 구조 및 동작 특성을 갖는 자기조립된 금속나노입자를 정보저장층으로 이용하는 비휘발성 메모리 소자 개발에 대한 내용을 소개하고자 한다. MOS 캐패시터나 박막트랜지스터 내의 게이트 절연층에 자기조립된 금속 나노입자를 삽입하여 비휘발성 메모리 소자를 구현하였다. 게이트에 인가되는 전압에 따라 금속 나노입자 층에 전하를 trap/detrap 시킬 수 있으며, 이러한 거동에 따라 MOS 캐패시터 또는 트랜지스터 구조의 메모리 소자의 문턱전압 값이 변화하게 되어 program/erase 상태를 확인할 수 있다. 실리콘 게이트를 이용하는 메모리 소자, 다층의 정보저장층을 이용하는 메모리 소자, 프린팅 공정에 의해 형성된 메모리 소자 등 다양한 형태의 나노입자 기반 메모리 소자를 구현하였으며, 이러한 나노입자 기반 비휘발성 메모리 소자의 경우, 우수한 동작 특성 및 향상된 신뢰성을 보여주어, 차세대 메모리 소자로 이용하기에 적합한 특성을 나타내었다. 또한 대부분의 공정이 저온에서 가능하기 때문에 최종적인 메모리 소자의 플랫폼으로 플렉서블 플라스틱 기판을 이용하여, 유기트랜지스터 기반의 플렉서블 메모리 소자를 구현하였다. 본 발표에서는 다양한 형태의 나노입자 기반 비휘발성 메모리 소자의 제작 방법, 동작 특성, 신뢰성 평가 등에 대해 자세히 논의될 것이다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제43회 하계 정기 학술대회 초록집
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• pp.245-245
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• 2012

차세대 디스플레이로 각광받고 있는 AMOLED에 대한 관심이 높아짐에 따라 구동 소자의 연구가 활발히 이루어지고 있다. 산화물 반도체 박막 트랜지스터는 비정질 실리콘 박막 트랜지스터에 비해 100 $cm^2$/Vs 이하의 높은 이동도와 우수한 전기적 특성으로 AMOLED 구동 소자로서 학계에서 입증되어왔고, 현재 여러 기업에서 산화물 반도체를 이용한 박막 트랜지스터 제작 연구가 활발히 이루어지고 있다. 본 연구는 열처리 조건을 가변하여 제작한 산화물 반도체 박막 트랜지스터의 전기적 특성 분석을 목적으로 한다. 실리콘 기판에 oxidation 공정을 이용하여 SiO2 100 nm, DC스퍼터링을 이용하여 ITZO (Indium-Tin-Zinc Oxide) 산화물 반도체 박막 50 nm, 증착된 산화물 반도체 박막의 열처리 후, evaporation을 이용하여 source/drain 전극 Ag 150 nm 증착하여 박막 트랜지스터를 제작하였다. 12 sccm의 산소유량, 1시간의 열처리 시간에서 열처리 온도 $400^{\circ}C$, $200^{\circ}C$의 샘플은 각각 이동도 $29.52cm^2/V{\cdot}s$, $16.15cm^2/V{\cdot}s$, 문턱전압 2.61 V, 6.14 V, $S{\cdot}S$ 0.37 V/decade, 0.85 V/decade, on-off ratio 5.21 E+07, 1.10 E+07이었다. 30 sccm의 산소유량, 열처리 온도 $200^{\circ}C$에서 열처리 시간 1시간, 1시간 30분 샘플은 각각 이동도 $12.27cm^2/V{\cdot}s$, $10.15cm^2/V{\cdot}s$, 문턱전압 8.07 V, 4.21 V, $S{\cdot}S$ 0.89 V/decade, 0.71 V/decade, on-off ratio 4.31 E+06, 1.05 E+07이었다. 산화물 반도체의 열처리 효과 분석을 통하여 높은 열처리 온도, 적은 산소의 유량, 열처리 시간이 길수록 이동도, 문턱전압, $S{\cdot}S$의 산화물 박막 트랜지스터 소자의 전기적 특성이 개선되었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년도 추계학술대회 논문집 전기기기 및 에너지변환시스템부문
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• pp.203-205
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• 2006

대용량 인버터의 기본 구성요소인 밸브를 시험하는 방식에 대해 제안하였다. 대용량 인버터를 구성하기 위해서는 전력용 반도체 소자를 직렬로 연결하여 고전압을 스위칭할 수 있는 밸브가 필요하다. 이 밸브의 Snubber 회로의 적정성, 정격전압, 정격전류에서 정상적으로 스위칭이 이루어지는지 등의 검증이 필요하다. 본 본문에서는 전력용 반도체 소자에 이러한 시험조건을 제공하는 시험방식을 제안하였다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2003년도 추계학술발표강연 및 논문개요집
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• pp.169-169
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• 2003

실리콘 절연막은 반도체 및 디스플레이 소자의 gate 절연막과 보호막으로, 그리고 배선공정에서는 층간절연막(ILD, Inter Layer Dielectric)으로 사용하는데, 주로 IPCVD, PECVD, APCVD법에 의하여 증착되고 있다. 그러나 이러한 방법들은 반도체 소자의 고집적화가 진행됨에 따라 증착온도와 step coverage 및 물성 이 문제점으로 대두되고 있다. 이러한 문제점들을 해결할 수 있는 원자층 증착(ALD, Atomic Layer Deposition)기술은 기판 표면에서의 self-limiting reaction을 통해 매우 얇은 박막을 형성할 수 있고, 두께 및 조성 제어를 정확히 할 수 있으며, 복잡한 형상의 기판에서도 우수한 step coverage를 얻을 수 있어 초미세패턴의 형성과 매우 얇은 두께에서 균일한 물리적, 전기적 특성이 요구되는 초미세 반도체 공정에 적합하다. 또 저온에서 증착이 가능해 유리를 기판으로 사용하는 TFT-LCD소자의 gate 절연막에 적용이 가능하다.

• 조명전기설비학회논문지
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• 제18권1호
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• pp.105-114
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• 2004

본 논문에서 반도체 소자에 대한 DC 파라미터 검사를 위한 회로를 설계하였다. DC 파라미터 검사기는 반도체 소자의 DC 특성을 검사하는 시스템 이다. 본 논문에서 설계한 회로에서는 파라미터를 검사하기 위해 전압(전류)인가 전류(전압)측정 방법을 사용하도록 회로를 설계하였다. 설계한 회로를 OR-CAD를 사용하여 실험하였으며, 설계된 회로의 실험결과를 통해 좋은 성능을 가짐을 알 수 있었다.

• 산업공학
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• 제10권1호
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• pp.95-107
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• 1997

본 논문은 실험계획법을 반도체 공정 및 소자 시뮬레이터에 적용하여, 시뮬레이션 회수를 최소화하고, 동시에 현장과 유사하게 시뮬레이터 내부 파라미터가 튜닝 될 수 있도록 하는 교정 문제에도 활용된 반도체 공정 최적화 사례를 소개한다. 또한, 일반적 시뮬레이터가 실제 현장과의 차이점으로 갖는 문제인 동일한 입력 값에 대해 항상 같은 출력 값이 산출되는 점을 공정의 규격을 고려해 시뮬레이션 함으로써 현장에서의 재현성을 높이고자 하였다. 이는 $0.8{\mu}m$급 BIMOS 공정의 기본 소자 중 하나의 NPN 트랜지스터의 전류이득(Current Gain : hFE) 특성을 최적화하기 위한 주요 공정조건 결정과 연관된 것이며, 기존 방법에 비해 시뮬레이션 횟수를 줄이는 동시에 현장에 직접 투입되는 검증 로트를 최소화시켜 비용과 시간을 절감할 수 있었다. 또한, 얻어진 추전 조건에서 실제 생산된 검증 로트를 통해 시뮬레이션으로부터 얻어진 결과들이 재현됨으로써 제시된 방법의 유용성을 확인하였다.