• Journal of the Institute of Electronics Engineers of Korea SD
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• v.39 no.8
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• pp.34-41
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• 2002

This paper describes a scalable implementation method of a word-based RSA cryptoprocessor using pseudo carry look-ahead adder The basic organization of the modular multiplier consists of two layers of carry-save adders (CSA) and a reduced carry generation and Propagation scheme called the pseudo carry look-ahead adder for the high-speed final addition. The proposed modular multiplier does not need complicated shift and alignment blocks to generate the next word at each clock cycle. Therefore, the proposed architecture reduces the hardware resources and speeds up the modular computation. We implemented a single-chip 1024-bit RSA cryptoprocessor based on the word-based modular multiplier with 256 datapaths in 0.5${\mu}{\textrm}{m}$ SOG technology after verifying the proposed architectures using FPGA with PCI bus.

• Proceedings of the Korean Information Science Society Conference
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• 1998.10c
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• pp.330-332
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• 1998

모듈형 신경망은 인간의 정보처리 시스템이 고유한 목적이나 기능을 가진 모듈로 되어있다는 신경과학의 연구에 기반하여 제안된 모델이다. 하지만 모듈의 크기와 기능모듈간의 연결구조를 결정하는데 큰 어려움이 있다. 본 논문에서는 간단한 규칙으로 복잡한 구조를 생성해 낼 수 있는 린덴마이어-시스템을 이용하여 모듈형 신경망의 크기 및 연결구조를 만들어내는 과정에 대하여 고찰해본다. 또한, 신경망의 생성규칙을 유전자형으로 표현하고 진화 알고리즘을 적용하여 주어진 문제를 해결할 수 있는 최적의 규칙을 찾아내는 방법을 제안한다. 본 논문에서 제안한 유전자형과 진화연산은 최적화된 문법규칙 및 신경망의 구조를 만들어 낼 수 있는 가능성을 보여준다.

• Proceedings of the Korea Institutes of Information Security and Cryptology Conference
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• 1997.11a
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• pp.221-231
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• 1997

본 논문에서는 고속 멱승을 위한 모듈라 곱셈기를 시스토릭 어레이로 설계한다. Montgomery 알고리듬 및 시스토릭 어레이 구조를 분석하고 공통 피승수 곱셈 개념을 사용한 변형된 Montgomery 알고리듬에 대해 시스토릭 어레이 곱셈기를 설계한다. 제안 곱셈기는 각 처리기 내부 연산을 병렬화 할 수 있고 연산 자체도 간단화 할 수 있어 시스토릭 어레이 하드웨어 구현에 유리하며 기존의 곱셈기를 사용하는 것보다 멱승 전체의 계산을 약 0.4배내지 0.6배로 감소시킬 수 있다.

• Proceedings of the Korea Information Processing Society Conference
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• 2013.11a
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• pp.904-905
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• 2013

IC 카드 및 USIM 등의 보안 하드웨어 토큰은 기존의 보안 소프트웨어에 비해 독립적인 하드웨어 연산을 사용하기 때문에 안전하다고 인식된다. 그러나 하드웨어의 연산시 발생하는 부채널 정보(전력, 전자파 등)를 이용하는 부채널 공격에 취약할 수 있다. 본 논문에서는 부채널 공격 방법 중 널리 사용되고 있는 전력분석공격에 대한 대응 기법을 적용 시킨 SEED 하드웨어 모듈을 구현 하고, 공격에 효과적으로 대응이 가능한지 시뮬레이션을 통해 검증 한다.

• Proceedings of the Korea Institutes of Information Security and Cryptology Conference
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• 1998.12a
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• pp.329-333
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• 1998

대부분의 공개키 암호시스템은 큰 수의 모듈라 멱승을 기본으로 한다. 본 논문에서는 대표적인 고속 모듈라 멱승 알고리즘인 몽고메리법에 대해 윈도우법을 결합하여 연산한 결과효율성이 향상됨을 보였고, 이러한 결과를 윈도우법과 비교하여 실험하였다.

• Proceedings of the IEEK Conference
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• 1998.06a
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• pp.799-802
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• 1998

본 논무은 HLS에서 CPLD 조건식을 고려한 RTL바인딩 기술로서 HDL로 기술된 회로의 스케쥴링을 한후 모듈 연산 간격을 고려하여 합당한 모듈을 선택하고 스케쥴링과 할당을 수행한 후 주어진 조건식에 맞도록 CPLD를 선정한다. 또한 할당된 결과의 모듈을 CPLD 내부의 CLB의 크기를 고려하여 부울식을 분할하고 최적의 CLB를 사용하여 회로를 구현할 수 있도록 binding 알고리즘을 제안하였다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.18 no.10
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• pp.1433-1443
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• 1993

DCT(Discrete Cosine Transform) / IDCT(Inverse DCT) is widely used in various image compression and decompression systems as well as in DSP(Digital Signal Processing) applications. Since DCT/ IDCT is one of the most complicated part of the compression system, the performance of the system can be greatly enchanced by improving the speed of DCT/IDCT operation. In this thesis, we designed a DCT/IDCT core processor using module generator technique. By utilizing the partial sum and DA(Distributed Arithmetic) techniques, the DCT/ IDCT core processor is designed within small area. It is also designed to perform the IDCT(Inverse DCT) operation with little additional circuitry. The pipeline structure of the core processor enables the high performance, and the high accuracy of the DCT/IDCT operation is obtained by having fewer rounding stages. The proposed design is independent of design rules, and the number of the input bits and the accuracy of the internal calculation coa be easily adjusted due to the module generator technique. The accuracy of the processor satisfies the specifications in CCITT recommendation H, 261.

• Journal of IKEEE
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• v.23 no.2
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• pp.652-658
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• 2019

This paper proposes the selective voltage balancing scheme of a modular multilevel DC-DC converter for solid-state transformers. In general, the sub-module capacitor voltage can be controlled uniformly by individual feedback controllers, however computation time increases according to the number of modules. The voltage balance control scheme in this paper can reduce the computation time by selecting and controlling sub-module of maximum/minimum voltage momentarily. The performance of the proposed selective voltage balancing scheme is verified by simulation.

• Proceedings of the Korean Information Science Society Conference
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• 2004.04a
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• pp.265-267
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• 2004

암호 시스템들은 복잡한 연산과정을 수행하므로 소프트웨어적으로 구현할 경우 수행속도가 저하되는 단점이 있다. 이를 고속으로 수행하기 위하여 암호 시스템을 하드웨어적으로 구현하는 연구가 활발히 수행되고 있는 것이 현재의 추세이다. 암호 시스템을 하드웨어 모듈로 개발하는 과정 중에는 설계한 모듈이 올바르게 동작하는 지의 여부를 검증하는 과정이 필수적으로 포함된다. 기존의 방법은 검증하고자 하는 암호 알고리즘의 종류에 따라 검증도구를 다시 개발해야 하는 번거로움으로 시간과 비용의 낭비가 초래되었다. 본 논문에서는 기존의 검증 방법을 보완하는 방법으로 PC 기반의 소프트웨어 통제 하에서 어떤 종류의 암호 하드웨어 모듈에 대해서도 호환성을 갖출 신뢰성 있는 검증 도구를 효과적으로 개발하였다.

• Journal of the Korean Institute of Telematics and Electronics C
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• v.36C no.8
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• pp.35-45
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• 1999

In this paper, the addition and the multiplicative algorithm of two polynomials over finite field $GF(p^m)$ are presented. The 4-valued arithmetic processor of the serial input-parallel output modular structure on $GF(4^3)$ to be performed the presented algorithm is implemented by current mode CMOS. This 4-valued arithmetic processor using current mode CMOS is implemented one addition/multiplication selection circuit and three operation circuits; mod(4) multiplicative operation circuit, MOD operation circuit made by two mod(4) addition operation circuits, and primitive irreducible polynomial operation circuit to be performing same operation as mod(4) multiplicative operation circuit. These operation circuits are simulated under $2{\mu}m$ CMOS standard technology, $15{\mu}A$ unit current, and 3.3V VDD voltage using PSpice. The simulation results have shown the satisfying current characteristics. The presented 4-valued arithmetic processor using current mode CMOS is simple and regular for wire routing and possesses the property of modularity. Also, it is expansible for the addition and the multiplication of two polynomials on finite field increasing the degree m and suitable for VLSI implementation.