• Proceedings of the Korean Society of Computer Information Conference
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• 2014.07a
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• pp.223-226
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• 2014

클라우드 컴퓨팅 및 모바일 통신 서비스의 사용량이 급격히 증가함에 따라 데이터가 기하급수적으로 증가하고 있다. 이러한 데이터를 저장하는 스토리지 장치로서 소비 전력이 작으며 우수한 데이터 접근 성능을 보이는 SSD(Solid State Disk)가 각광받고 있다. SSD는 다수의 NAND 플래시 메모리를 부착하고 호스트에서 요구하는 명령을 받아 수행하는 대용량 장치이다. 이러한 SSD는 비휘발성, 빠른 성능, 내구성, 저전력 등의 장점으로 인해 시장에서 널리 사용되고 있다. 그러나 이러한 SSD의 장점들에도 불구하고 읽기, 쓰기, 삭제 연산 수행 시간의 비대칭성과 불균등한 기본단위, 덮어쓰기 연산의 불가, 한정된 블록 당 삭제횟수 등의 NAND 플래시 메모리의 내재적 단점들이 존재한다. 그 중 NAND 플래시 메모리의 블록 당 한정된 삭제 횟수는 SSD의 수명에 영향을 끼치며 일정한 삭제 횟수를 초과하게 되면 안정성이 크게 떨어지게 되고 더 이상 사용이 불가능하게 된다. 따라서 본 논문에서는 클라우드 환경에서의 SSD에서 NAND 플래시 블록의 한정된 삭제 횟수에 따른 성능의 효율성을 향상시키기 위하여 중복 제거 기법을 적용한 SSD기반의 회복 효율성 최적화 시스템을 설계하였다.

• Journal of the Korea Academia-Industrial cooperation Society
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• v.7 no.2
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• pp.126-130
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• 2006

Programmable Logic Controller(PLC) is the most widely utilized and plays an important role in industrial control system. Sequential Function Chart(SFC) is a graphic language which is suitable for describing a sequential control logic in discrete control system. We can design a distribute control construction and a hierarchical control construction in process control system described by SFC. In hierarchical control structure, we construct each subsystems to synchronize a synchronous signal between subsystems, and the command system gives and takes a synchronous signal with subsystems. Therefore, the system has a low memory efficiency and a low system performance. In this paper, we propose the method that improved the efficiency of memory in hierarchical control construction, and confirm its feasibility through an actual example.

• Journal of the Korea Society of Computer and Information
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• v.13 no.5
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• pp.45-52
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• 2008

In this paper, we propose an efficient dynamic workload balancing strategy which improves the performance of high-Performance computing system. The key idea of this dynamic workload balancing strategy is to minimize execution time of each job and to maximize the system throughput by effectively using system resource such as CPU, memory. Also, this strategy dynamically allocates job by considering demanded memory size of executing job and workload status of each node. If an overload node occurs due to allocated job, the proposed scheme migrates job, executing in overload nodes, to another free nodes and reduces the waiting time and execution time of job by balancing workload of each node. Through simulation, we show that the proposed dynamic workload balancing strategy based on CPU, memory improves the performance of high-performance computing system compared to previous strategies.

• Proceedings of the Korea Information Processing Society Conference
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• 2007.05a
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• pp.42-45
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• 2007

최근 사회는 정보의 디지털화로 인해 많은 디지털 정보들이 많아지고 있고, 또한 휴대용 정보기기의 발전으로 인해 휴대용 정보기기의 사용이 보편화 되었다. 이로 인해 휴대용 정보기기에서는 정보들을 효과적으로 관리하기 위해 임베디드 DBMS의 사용이 요구되고 있다. 또한 휴대용 정보기기에서 보편적으로 사용되는 저장장치는 NAND형 플래시 메모리로 단위 공간당 비용이 기존의 하드디스크에 비해 수십배 가량 높아 저장 공간의 효율적인 관리가 요구되고 있다. 따라서 본 논문에서는 플래시메모리를 저장매체로 사용하는 DBMS에서 압축기법을 사용한 효율적인 데이터 동적 관리 시스템을 제안한다. 제안되는 압축 기반 시스템은 저장 공간과 데이터I/O를 줄이며, 데이터I/O를 줄임으로써 DBMS의 성능향상과 플래시 메모리의 수명을 연장시키는 효과를 기대할 수 있다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.8 no.2
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• pp.430-439
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• 2004

This paper describes a design of 8192/2048-point FFT/IFFT processor (CFFT8k2k), which performs multi-carrier modulation/demodulation in OFDM-based DVB-T receiver. Since a large size FFT requires a large buffer memory, two design techniques are considered to achieve memory-efficient implementation of 8192-point FFT/IFFT. A hybrid structure, which is composed of radix-4 single-path delay feedback (R4SDF) and radix-4 single-path delay commutator (R4SDC), reduces its memory by 20% compared to R4SDC structure. In addition, a memory reduction of about 24% is achieved by a novel two-step convergent block floating-point scaling. As a result, it requires only 57% of memory used in conventional design, reducing chip area and power consumption. The CFFT8k2k core is designed in Verilog-HDL, and has about 102,000 Bates, RAM of 292k bits, and ROM of 39k bits. Using gate-level netlist with SDF which is synthesized using a $0.25-{\um}m$ CMOS library, timing simulation show that it can safely operate with 50-MHz clock at 2.5-V supply, resulting that a 8192-point FFT/IFFT can be computed every 164-${\mu}\textrm{s}$. The functionality of the core is fully verified by FPGA implementation, and the average SQNR of 60-㏈ is achieved.

• 한국HCI학회:학술대회논문집
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• 2006.02a
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• pp.406-412
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• 2006

정보통신 기술의 발달로 근래에는 인터넷 방송 서비스가 활성화되었으며 누구든 자유롭게 방송을 제작하거나 청취할 수 있다. 이러한 인터넷 방송을 이용하기 위해서는 PC 를 이용하는 방법이 일반적이지만 오디오 서비스만을 이용할 경우 불편하다. 본 논문에서는 낮은 사양의 시스템에서 인터넷 방송을 청취하기 위한 하드웨어와 소프트웨어 설계 기법 그리고 효율적인 버퍼링 방법을 제안하였다. 제안된 시스템은 8 비트 마이크로 컨트롤러, 32KB 의 메모리, Hardwired TCP/IP Stack 그리고 Hardwired MP3 디코더를 이용하여 설계하였으며 각 작업간의 스케쥴링을 위하여 타이머 인터럽트를 이용하였다. 16KB의 메모리로 몇 가지 버퍼링 기법을 제안했다. 폴링 방식은 가장 보편적인 방법으로 데이터를 전송받는 작업과 음악을 재생하는 작업이 순차적으로 이루어진다. 이 방법은 데이터 전송과 음악 재생을 동시에 할 수 없기 때문에 타이머 인터럽트를 이용한 버퍼링 모델이 사용된다. 두 번째로 메모리를 두개의 블록으로 나누어 한 블록에는 데이터를 저장하고 다른 한 블록에는 데이터를 내보내는 '더블 버퍼링'을 제안했다. 세 번째는 메모리 블록을 여러 단계로 나눈'n-Queue 버퍼링' 기법을 제안했다. 마지막으로 네트워크 상황에 따라서 블록의 개수를 유동적으로 조절하는 '가변 길이 n-Queue 버퍼링' 기법을 제안했다. 이 방법은 네트워크 상황에 따라 메모리의 크기를 유동적으로 할당하기 때문에 메모리 사용률이 높아지는 장점이 있다. 본 논문에서 제안하는 시스템은 운영체제를 사용하지 않았기 때문에 TV 나 오디오 등 다른 시스템에 이식이 용이하므로 다양한 기기에 적용이 가능하다.

• Journal of the Institute of Electronics and Information Engineers
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• v.52 no.5
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• pp.66-73
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• 2015

IFFT is one of the key components in OFDM-based communication systems. In this paper, we propose a new memory efficient IFFT design method for OFDM-based communication systems, based on a mapping of three IFFT input signals which consist of modulated data, pilot and null signals. The proposed method focuses on reducing the memory size in the bit-reversal block which requires the largest number of memory cells in IFFT architectures. To reduce the memory size, we propose a selection mapping method based on decimation-in-time (DIT) algorithm. It is shown that the proposed method achieves a memory reduction of about 50% compared to conventional methods.

• Proceedings of the Korea Information Processing Society Conference
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• 2006.05a
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• pp.1259-1262
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• 2006

H.264는 기존의 압축 표준들보다 월등한 압축률을 가지고 있어 다양한 멀티미디어 서비스에 적합하다. 특히 적은 양의 데이터 전송으로 서비스 받을 수 있는 모바일 기기에서는 빼놓을 수 없는 기술이 되었다. 현재 모바일 기기에서 영상 서비스는 하드웨어 기반의 디코더 형식으로 되어 있기 때문에 소프트웨어 기반의 디코더 개발이 시급하다. 그러기 위해서는 모바일 기기에서 탑재된 적은 용량의 메모리를 사용하므로써 빠른 재생이 가능해야 한다. 그래서 영상 복호화시에 사용되는 메모리 양을 줄일 수 있도록 참조픽처의 메모리를 관리하는 방법을 제안한다. 기존의 고정크기를 갖는 장기 참조픽처를 배제하고 단기 참조픽처로써 대체하고 비참조 픽처의 사용은 POC(Picture Order Count)에 전체 사용하지 않고 단지 순서를 정하기 위해 메모리 로드없이 순서 조합에 필요한 위치만 갖도록 하였다. 그러므로, 모바일 기기에서 메모리의 사용을 최대한 줄여 영상을 재생할 수 있도록 제안하였다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2011.07a
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• pp.188-191
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• 2011

본 논문에서는 시간적 움직임 벡터 성분 값을 절삭하여 시간적 움직임 벡터를 저장하는데 필요한 메모리 요구량을 감소하는 방법에 대해서 제안한다. HEVC 에서 시간적 움직임 벡터는 움직임 병합 모드와 향상된 움직임 벡터 예측 방법에서 부호화 효율 향상을 위해서 사용되고 있다. 하지만 부호화해야 할 원본 영상의 공간적 해상도 및 비트 심도가 증가함에 따라 메모리에 저장할 시간적 움직임 벡터의 데이터뿐만 아니라 메모리 접근 대역폭도 크게 증가한다. 따라서 본 논문에서는 시간적 움직임 벡터 성분의 비트 심도를 조절한 후 메모리에 저장하는 방법에 대해서 제안한다. 제안하는 방법을 HM 2.0 에 구현하고 HEVC 표준화에서 사용되는 임의접근 및 저지연 실험 조건에서 실험했을 때, 평균 0.2%의 비트율 손실을 보이지만, 필요한 메모리 요구량을 약 반 정도 줄일 수 있다.

• Journal of the Korea Computer Industry Society
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• v.2 no.2
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• pp.211-218
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• 2001

In this paper, we propose the structure of utilizing the memory map, which is using not conventional DRAM but SDRAM, for the hardware implementation of frame memory interface module to the video encoder. As reducing the size of memory map and interface buffer within the same bus, the hardware complexity is improved and the hardware size is minimized as simplifying the interface logic. The conventional system is wasted access time, because of accessing randomly stored data in order to store and output the memories in macro-block unit. therefore the method, which is proposed in this paper, can be effectively reducing the access time of memory, because of the data is stored and processed by line unit.