• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.254-254
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• 2010

기존의 부유게이트를 이용한 플래시 메모리는 소자의 크기를 줄이는데 한계가 있기 때문에 이를 해결하기 위한 비휘발성 메모리 소자로 CTF가 큰 관심을 받고 있다. CTF 메모리 소자는 기존의 플래쉬 메모리 소자에 비해 쓰고 지우는 속도가 빠르고, 데이터의 저장 기간이 길며, 쓰고 지우는 동작에 의한 전계 스트레스에 잘 견뎌내는 장점을 가지고 있다. 최근 터널 장벽의 두께와 종류를 변화시킨 소자의 전기적 특성을 향상하기 위한 연구들은 많이 있었지만, 터널 장벽의 적층구조 변화에 대한 연구는 비교적 적다. 본 연구에서는 터널 장벽의 적층구조 변화에 따른 CTF 메모리 소자의 프로그램 동작 특성 변화에 대해 관찰하였다. 기존의 단일 산화막 (silicon oxide; O) 대신 산화막과 higk-k 물질인 질화막 (silicon nitride; N)을 조합하여 ON, NON, ONO로 터널 장벽의 여러 가지 적층 구조를 가진 소자를 설계하여 각 소자의 프로그램 동작 특성을 조사하였다. CTF 메모리 소자의 프로그램 동작 특성을 거리와 시간에 따른 연속방정식, Shockley-Read-Hall 유사 트랩 포획 방정식 및 푸아송 방정식을 유한차분법을 사용하여 수치해석으로 분석하였다. WKB 근사를 이용하여 인가된 전계의 크기에 따라 터널링 현상에 의해 트랩층으로 주입하는 전자의 양을 계산하였다. 또한, 터널 장벽의 적층구조 변화에 따른 트랩층의 전도대역과 트랩층 내부에 분포하는 전자의 양을 시간에 따라 계산하였다. 계산 결과에서 터널 장벽의 적층구조 변화가 CTF 메모리 소자의 프로그램 동작 특성에 미치는 영향을 알 수 있었다. 소자의 프로그램 동작 특성을 분석함으로써 CTF 메모리 소자에 적합한 터널 장벽의 구조를 알 수 있었다. 기존의 단일 산화막보다 얇아진 산화막의 두께와 낮은 질화막의 에너지 장벽 높이로 전자의 터널링 현상이 더 쉽게 일어나기 때문에 ON 구조로 터널 장벽을 적층한 CTF 메모리 소자의 프로그램 속도가 가장 빠르게 나타났다. 이러한 결과는 터널 장벽의 구조적 변화가 전자의 터널 효과에 미치는 영향을 이해하고 프로그램 동작 속도가 빠른 CTF 메모리 소자의 최적화에 도움을 줄 수 있다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2022년도 추계학술발표대회
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• pp.66-68
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• 2022

활용도가 높아지고 있는 최근의 딥러닝 애플리케이션 등을 사용하기 위해서 기존의 CPU 구조로는 한계가 있어 GPU, TPU 등의 하드웨어로 가속하려는 노력이 있어왔다. 하지만 물리적인 제약으로 인해 메모리 대역폭에 한계가 있으며, 이를 뛰어넘기 위해 메모리 안에서 직접 연산을 수행하는 Processing-in-Memory 기술이 떠오르고 있다. 본 논문은 PIM 기술을 사용할 때의 불이익을 감수하면서 장점을 최대한 활용하는 방법들에 관해서 서술하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2001년도 추계학술발표논문집 (하)
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• pp.1473-1476
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• 2001

웹의 이용율 증가로 클라이언트의 요청이 급증하지만 웹 서버의 처리 능력은 한계에 다다르고 있다. 늘어나는 요청율에 응답하기 위해서 웹 서버는 불필요한 오버해드는 피해야 한다. 본 논문에서는 요청들에 대한 처리 순서를 고려함으로써 입출력 오버해드를 줄이는 동적 메인 메모리 캐슁을 제안하였으며 실험 결과 웹 서버의 처리율을 증가시켰다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2002년도 가을 학술발표논문집 Vol.29 No.2 (2)
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• pp.61-63
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• 2002

복잡한 하드웨어 및 소프트웨어를 설계함에 있어 그 안정성에 대한 보장이 매우 중요하다. 이를 위해 정형 검증이나 테스팅과 같은 많은 기법을 활용하고 있다. 그러나 안정성 검증을 위해 시스템을 모델링하고 데스트 케이스를 만드는 과정에서 상태 폭발에 따른 메모리의 한계에 부딪히게 된다. 본 논문에서는 이러한 문제를 해결하고, 메모리를 효율적으로 이용할 수 있는 탐색방법을 이용한 데스트 케이스 생성 알고리즘을 제안한다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2001년도 가을 학술발표논문집 Vol.28 No.2 (3)
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• pp.244-246
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• 2001

웹의 이용을 증가로 클라이언트의 요청이 급증하지만 웹 서버의 처리 능력은 한계에 다다르고 있다. 늘어나는 요청율에 응답하기 위해서 웹서버는 불필요한 오버해드는 피해야 한다. 정적 문서를 서비스하는 웹 서버의 가장 큰 오버해드는 디스크 액세스이다. 불필요한 디스크 접근을 피하기 위해 본 논문에서는 요청들에 대한 서비스 순서를 고려하는 메인 메모리 캐슁 정책을 제시하였다. Event-Driven 방식의 웹 서버에서 실험 결과 웹 서버의 성능을 향상시켰다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.159-160
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• 2012

지난 30년 동안 플래시 메모리의 주류 역할을 하였던 부유 게이트 플래시 메모리는 40 nm 기술 노드 이하에서 셀간 간섭, 터널 산화막의 누설전류 등에 의한 오동작으로 기술적 한계를 맞게 되었다. 또한 기존의 비휘발성 메모리는 동작 시 높은 전압을 요구하므로 전력소비 측면에서도 취약한 단점이 있다. 그러나 이러한 문제점들을 기존의 Si기반의 소자기술이 아닌 새로운 재료나 공정을 통해서 해결하려는 연구가 최근 활발하게 진행되고 있다. 특히, 플래시 메모리의 중요한 구성요소의 하나인 터널 산화막은 메모리 소자의 크기가 줄어듦에 따라서 SiO2단층 구조로서는 7 nm 이하에서 stress induced leakage current (SILC), 직접 터널링 전류의 증가와 같은 많은 문제점들이 발생한다. 한편, 기존의 부유 게이트 타입의 메모리를 대신할 것으로 기대되는 전하 포획형 메모리는 쓰기/지우기 속도를 향상시킬 수 있으며 소자의 축소화에도 셀간 간섭이 일어나지 않으므로 부유 게이트 플래시 메모리를 대체할 수 있는 기술로 주목받고 있다. 특히, TBM (tunnel barrier engineered memory) 소자는 유전율이 큰 절연막을 적층하여 전계에 대한 터널 산화막의 민감도를 증가시키고, 적층된 물리적 두께의 증가에 의해 메모리의 데이터 유지 특성을 크게 개선시킬 수 있는 기술로 관심이 증가하고 있다. 본 연구에서는 Si3N4/Ta2O5를 적층시킨 staggered구조의 tunnel barrier를 제안하였고, Si기판 위에 tunnel layer로 Si3N4를 Low Pressure Chemical Vapor Deposition (LPCVD) 방법과 Ta2O5를 RF Sputtering 방법으로 각각 3/3 nm 증착한 후 e-beam evaporation을 이용하여 게이트 전극으로 Al을 150 nm 증착하여 MIS- capacitor구조의 메모리 소자를 제작하여 동작 특성을 평가하였다. 또한, Si3N4/Ta2O5 staggered tunnel barrier 형성 후의 후속 열처리에 따른 전기적 특성의 개선효과를 확인하였다.

• 정보과학회 논문지
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• 제42권2호
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• pp.183-189
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• 2015

최근 DRAM 기반의 메인 메모리 기술 발전이 한계에 봉착함에 따라 컴퓨터 시스템의 진보에도 어려움이 발생하고 있다. 이를 개선하기 위해 집적도가 높고 비휘발성을 갖는 차세대 메모리 기술이 등장하고 있으나 이들은 쓰기 속도가 느리거나 쓰기 횟수에 제한이 있는 등, 메인 메모리로 사용하기에는 아직 무리가 있다. 본 논문에서는 여러 차세대 메모리 기술들의 장점들을 조합하여 활용하는 하이브리드 메인 메모리 시스템, 즉 HyMN을 제안한다. HyMN은 차세대 메모리 기술을 쓰기적합램과 읽기적합램으로 분류하여 메인 메모리 시스템을 구성함으로써, 내구성이 양호하고, 고용량화가 용이하며, 비휘발성을 활용할 수 있는 시스템을 구현한다. 본 논문에서는 또한, 쓰기적합램이 어느 정도의 크기로 구성되어야 하는지를 보이고 정전 시 손실에 대한 복구비용이 없거나 미미한 HyMN이 일상적으로 프로세스를 실행할 때 실행 시간 성능이 DRAM으로만 구성된 시스템에 비하여 유사함을 검증한다.

• 디지털콘텐츠학회 논문지
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• 제15권5호
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• pp.631-642
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• 2014

메인 메모리 DBMS는 구동과 동시에 디스크에 존재하는 테이블의 내용이 메모리로 모두 올라가는 구조로 운영된다. 그러나, 메인메모리 DMBS도 디스크 파일시스템을 사용하여 데이터를 저장하고 트랜잭션 로그파일을 파일 시스템에 유지하여야 하기 때문에 CPU가 메모리에 접근하여 처리하는 속도에는 한계가 있게 마련이다. 본 논문에서는 메인메모리 DBMS인 Altibase 시스템에서 구현된 기술들이 디스크기반 DBMS인 Sybase와 얼마나 차이가 있는지를 어플리케이션 측면에서 성능분석을 통하여 평가하였다. 메인메모리 DBMS의 어플리케이션 성능이 디스크기반 DBMS에서의 어플리케이션 성능과 비교하면, 메인 메모리 DBMS의 성능이 축구승무패 단일게임에서는 1.24배 ~ 3.36배, 축구승무패와 축구 스페셜 두 게임에 동시 발매시 1.29배 ~ 7.9배의 성능향상이 있었으며, 발매 트랜잭션의 응답시간 시험결과 1.78배 ~ 6.09배의 빠른 응답시간을 보였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제43회 하계 정기 학술대회 초록집
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• pp.329-329
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• 2012

Mobile 기기로 둘러싸여있는 현대의 환경에서 Flash memory에 대한 중요성은 날로 더해가고 있다. Flash memory의 가격 경쟁력 강화와 사용되는 기기의 소형화를 위해 flash memory의 비례축소가 중요한 문제로 부각되고 있다. 그러나 다결정 실리콘을 플로팅 게이트로 이용하는planar flash memory 소자의 경우 비례 축소 시 short channel effect 와 leakage current, subthreshold swing의 증가로 인한 성능저하와 같은 문제들로 인해 한계에 다다르고 있다. 이를 해결하기 위해 CTF 메모리 소자, nanowire FET, FinFET과 같은 새로운 구조를 가지는 메모리소자에 대한 연구가 활발히 진행되고 있다. 본 연구에서는 22 nm 게이트 크기의 FinFET 구조를 가지는 플래시 메모리소자에서 fin의 두께와 높이의 변화에 따른 메모리 소자의 전기적 특성을 3-dimensional 구조에서 technology computer aided design ( TCAD ) tool을 이용하여 시뮬레이션 하였다. 본 연구에서는 3D FinFET 구조를 가진 플래시 메모리에 대한 시뮬레이션 하였다. FinFET 구조에서 채널영역은 planar 구조와 다르게 표면층이 multi-orientation을 가지므로 본 계산에서는 multi-orientation Lombardi mobility model을 이용하여 계산하였다. 계산에 사용된 FinFET flash memory 구조는 substrate의 도핑농도는 $1{\times}10^{18}$로 하였으며 source, drain, gate의 도핑농도는 $1{\times}10^{20}$으로 설정하여 계산하였다. Fin 높이는 28 nm로 고정한 상태에서 fin의 두께는 12 nm부터 28nm까지 6단계로 나누어서 각 구조에 대한 프로그램 특성과 전기적 특성을 관찰 하였다. 계산결과 FinFET 구조의 fin 두께가 두꺼워 질수록 채널형성이 늦어져 threshold voltage 값이 커지게 되고 subthreshold swing 값 또한 증가하여 전기적 특성이 나빠짐을 확인하였다. 각 구조에서의 전기장과 전기적 위치에너지의 분포가 fin의 두께에 따라 달라지므로써 이로 인해 프로그램 특성과 전기적 특성이 변화함을 확인하였다.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2018년도 춘계학술대회 논문집
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• pp.46-46
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• 2018

메모리 소자의 수요가 데스크톱 컴퓨터의 정체와 모바일 기기의 폭발적인 증가로 NAND flash 메모리의 고집적화로 이어져서 3차원 집적 기술의 고도화가 중요한 요소가 되고 있다. 1 mm 정도의 얇은 웨이퍼 상에 만들어지는 메모리 소자는 실제 두께는 몇 마이크로미터 되지 않는다. 수직방향으로 여러 장의 웨이퍼를 연결하면 폭 방향으로 이미 거의 한계에 도달해있는 크기 축소(shrinking) 기술에 의지 하지 않고서도 메모리 소자의 용량을 증대 시킬 수 있다. CPU, AP등의 논리 연산 소자의 경우에는 발열 문제로 3D stacking 기술의 구현이 쉽지 않지만 메모리 소자의 경우에는 저 전력화를 통해서 실용화가 시작되었다. 스마트폰, 휴대용 보조 저장 매체(USB memory, SSD)등에 수 십 GB의 용량이 보편적인 현재, FEOL, BEOL 기술을 모두 가지고 있는 국내의 반도체 소자 업체들은 자연스럽게 TSV 기술과 이에 필요한 장비의 개발에 관심을 가지게 되었다. 특히 이 중 TSV용 스퍼터링 장치는 transistor의 main contact 공정에 전 세계 시장의 90% 이상을 점유하고 있는 글로벌 업체의 경우에도 완전히 만족스러운 장비를 공급하지는 못하고 있는 상태여서 연구 개발의 적절한 시기이다. 기본 개념은 일반적인 마그네트론 스퍼터링이 중성 입자를 타겟 표면에서 발생시키는데 이를 다시 추가적인 전력 공급으로 전자 - 중성 충돌로 인한 이온화 과정을 추가하고 여기서 발생된 타겟 이온들을 웨이퍼의 표면에 최대한 수직 방향으로 입사시키려는 노력이 핵심이다. 본 발표에서는 고전력 이온화 스퍼터링 시스템의 자기장 해석, 냉각 효율 해석, 멀티 모듈 회전 자석 음극에 대한 동역학적 분석 결과를 발표한다. 그림1에는 이중 회전 모듈에 대한 다물체 동역학 해석을 Adams s/w package로 해석하기 위하여 작성한 모델이고 그림2는 180도 회전한 서브 모듈의 위상이 음극 냉각에 미치는 효과를 CFD-ACE+로 유동 해석한 결과를 나타내고 있다.