Flash EEPROM 셀에서 기존의 ONO 구조의 IPD를 사용하면 peripheral MOSFET의 게이트 산화막을 성장할 때에 사용되는 세정 공정을 인하여 ONO 막의 상층 산화막이 식각되어 전하 보존 특성이 크게 열화되었으나 IPD 공정에 ONON 막을 사용하면 그 세정 공정시에 상층 질화막이 상층 산호막이 식각되는 것을 방지시켜 줌으로 전하보존 특성이 크게 개선되었다. ONON IPD 막을 갖고 있는 Flash EEPROM 셀의 전화 보존 특성의 모델링을 위하여 여기서는 굽는(bake) 동안의 전하 손실로 인한 문턱전압 감소의 실험식으로 ${\Delta}V_t\; = \;{\beta}t^me^{-ea/kT}$을 사용하였으며, 측정 결과 ${\beta}$=184.7, m=0.224, Ea=0.31 eV의 값을 얻었다. 이러한 0.31 eV의 활성화 에너지 값은 굽기로 인한 문턱전압의 감소가 층간 질화막 내에서의 트립된 전자들의 이동에 의한 것임을 암시하고 있다. 한편, 그 모델을 사용한 전사 모사의 결과는 굽기의 thermal budget이 낮은 경우에 실험치와 잘 일치하였으나, 반면에 높은 경우에는 측정치가 전사 모사의 결과보다 훨씬 더 크게 나타났다. 이는 thermal budge가 높은 경우에는 프로그램시에 층간 질화막 내에 트립되어 누설전류의 흐름을 차단해 주었던 전자들이 빠져나감으로 인하여 터널링에 의한 누설전류가 발생하였기 때문으로 보여졌다. 이러한 누설전류의 발생을 차단하기 위해서는 ONON 막 중에서 층간 질화막의 두께는 가능한 얇게 하고 상층 산화막의 두께는 가능한 두껍게 하는 것이 요구된다.
목적: 열화상카메라를 이용하여 정상안 군과 건성안 군의 검결막과 안구표면의 서모그래피를 객관적으로 알아보고자 하였다. 방법: 각막질환, 안외상, 누도이상자, 안과수술 병력 등 안구표면의 눈물막에 영향을 주는 질환이 없고 콘택트렌즈를 사용하지 않는 대학생 72명(144안)을 대상으로 하였다. TBUT, Schirmer I test, McMonnies test를 시행하여 정상안 군과 건성안 군으로 분류하고 열화상카메라(Cox CX series, Answer co., Korea)를 이용하여 안구표면과 검결막의 온도변화를 분석하였다. 결과: 정상안 군에서 안구표면 눈물막의 중심부, 코방향, 귀방향, 위, 아래방향에서 온도변화량은 $-0.13{\pm}0.08$, $-0.14{\pm}0.08$, $-0.12{\pm}0.08$, $-0.14{\pm}0.08$, $-0.10{\pm}0.09(^{\circ}C/sec)$이었고 건성안군에서는 $-0.17{\pm}0.08$, $-0.16{\pm}0.07$, $-0.16{\pm}0.08$, $-0.17{\pm}0.09$, $-0.15{\pm}0.08(^{\circ}C/sec)$로 중심부, 귀방향, 아래방향에서 유의성을 띠었다(p<0.05). 정상안 군으로 분류된 대상자의 중심부, 코방향, 귀방향의 검결막 온도는 $34.36{\pm}1.12$, $34.17{\pm}1.10$, $34.07{\pm}1.12^{\circ}C$였고, 건성안 군은 $34.17{\pm}1.10$, $33.43{\pm}0.97$, $33.51{\pm}1.06^{\circ}C$로 중심부에서 유의한 차이를 보였다(p=0.05). 결론: 건성안 군에서 정상안 군보다 안구표면의 온도 감소가 빠르게 나타났고 검결막의 온도도 낮은 것으로 관찰되었다. 열화상카메라를 활용한 안구표면의 온도변화는 눈물막의 안정성을 평가하는데 객관적이었으며 건성안 연구에 유용할 것으로 기대된다.
본 논문에서는 아날로그 회로에 사용되는 NMOSFET에 대한 Hot-Carrier 열화특성을 조사하였다. 여러 값을 갖는 게이트 전압으로 스트레스를 인가한 후, 소자의 파라미터 열화를 포화 영역에서 측정하였다. 스트레스 게이트 전압의 범위에 따라 계면 상태(interface state) 뿐 아니라 전자와 정공의 포획이 드레인 근처 게이트 산화막에서 확인되었다. 그리고 특히 낮은 게이트 전압의 포화영역에서는 정공의 포획이 많이 발생하였다. 이러한 전하들의 포획은 전달 컨덕턴스 ($g_m$) 및 출력 컨덕턴스 ($g_{ds}$)의 열화의 원인이 된다. 아날로그 동작 범위의 소자에서 파라미터 열화는 소자의 채널 길이에 매우 민감하게 반응한다. 채널길이가 짧을수록 정공 포획이 채널 전도도에 미치는 영향이 증가하게 되어 열화가 증가되었다. 이와 같이 아날로그 동작 조건 및 아날로그 소자의 구조에 따라 $g_m$ 및 $g_{ds}$의 변화가 발생하므로 원하는 전압 이득($A_V=g_m/g_{ds}$)을 얻기 위해서는 회로 설계시 이러한 요소들에 대한 고려가 필요하다.
열화학적 IS 공정에서 요오드화수소의 분해에 적용하기 위하여 화학증착법(CVD)으로 제조된 silica 막의 안정성을 HI-$H_2O$ 기상 혼합물에서 평가하였다. Si 원천으로 tetraethoxysilane을 사용하여 서로 다른 CVD 온도로 기공크기가 100 nm인 $\alpha$-alumina를 처리하였다. CVD온도는 $700^{\circ}C$, $650^{\circ}C$, $600^{\circ}C$이었다. $600^{\circ}C$에서 수행한 단일 성분의 투과 실험에서 측정한 막의 $H_2$/$N_2$ 선택도는 CVD 온도 $700^{\circ}C$의 M1 막은 43.2, $650^{\circ}C$의 M2 막은 12.6, $600^{\circ}C$의 M3 막은 8.7을 나타내었다. HI-$H_2O$ 기상 혼합물에서 안정성 실험은 $450^{\circ}C$에서 수행하였는데, CVD 온도 $650^{\circ}C$에서 처리된 막이 다른 온도에서 처리된 막보다 더 안정성이 더 좋은 결과를 얻었다.
반도체 소자 제조에서 비용 절감을 위한 공정기술의 스케일링 가속화 경향에 따라 축소기술에 대한 요구가 증가되고 있다. 축소에 따른 또 다른 가장 큰 문제점의 하나는 Hot Carrier Injection (HCI) 특성의 열화이다. 이는 축소 과정에서 생기는 불가피한 가장 큰 이슈중의 하나이며, 특히 입출력 소자에 있어 극복하기 어려운 부분이다. 이의 개선을 위해 유효 채널 길이를 늘이고자 LDD 임플란트 공정 이전에 산화막이 추가되었고, 또한 I/O LDD 임플란트 공정의 이온 입사 각도를 최적화함으로써, LDD 영역에서 E-field 열화 없이 HCI 규격을 만족할 수 있었다.
The degradation of Nafion membrane by hydrogen peroxide was investigated in polymer electrolyte membrane fuel cell (PEMFC). Degradation tests were carried out in a solution of $10{\sim}30%$ hydrogen peroxide containing 4ppm $Fe^{2+}$ ion which is well known as Fenton's reagent at $80^{\circ}C$ for 48hr. Characterization of degraded membranes were examined through the IR, Water-uptake, Ion exchange capacity, mechanical strength and $H_2$ permeability. After degradation, C-F, S-O and C-O chemical bonds of membrane were broken by radical formed by $H_2O_2$ decomposition. Breaking of C-F bond which is the membrane backbone reduced the mechanical strength of Nafion membrane and hence induced pinholes, resulting in increase of $H_2$ crossover through the membrane. Also the decomposition of C-O and S-O, side chain and terminal bond of membrane, decreased the ion exchange capacity of the membrane.
최근 반도체 산업의 발전과 동시에 소자의 집적화에 따른 단채널 효과가 문제되고 있다. 채널 영역에 대한 게이트 영역의 제어능력이 떨어지면서 누설전류의 증가, 문턱전압의 변화가 발생하며, 이를 개선하기 위해 이중게이트 혹은 다중게이트 구조의 트랜지스터가 제안되었다. 하지만 채널길이가 수십나노미터 영역으로 줄어듦에 따라 소스/드레인과 채널간의 접합형성이 어렵고, 고온에서 열처리 과정을 거칠 경우 채널의 유효길이를 제어하기 힘들어진다. 최근에 제안된 Junctionless 트랜지스터의 경우, 소스/드레인과 채널간의 접합이 없기 때문에 접합형성 시 발생하는 공정상의 문제뿐만 아니라 누설전류영역을 개선하며, 기존의 CMOS 공정과 호환되는 이점이 있다. 한편, 집적화되는 반도체 기술에 따라, 동작 시 발생하는 스트레스가 소자의 신뢰성에 중요한 요인으로 작용하게 되며, 현재 Junctionless 트랜지스터의 신뢰성 특성에 관한 연구가 부족한 상황이다. 따라서, 본 연구에서는 Junctionless 트랜지스터의 NBTI 특성과 hot carrier effect에 의한 신뢰성 특성을 분석하였다. Junctionless 트랜지스터의 경우, 축적모드로 동작하기 때문에 스트레스에 의해 유기되는 캐리어의 에너지가 낮다. 그 결과, 반전모드로 동작하는 Junction type의 트랜지스터에 비해 스트레스에 의한 subthreshold swing 기울기의 열화와 문턱전압의 이동이 감소하였다. 또한 소스/드레인과 채널간의 접합이 없기 때문에 hot carrier effect에 의한 게이트 절연막 및 계면에서의 열화가 개선되었다.
고분자전해질연료전지(PEMFC)에서 음극 공기에 의한 이온오염은 막전극 합체(MEA)의 성능을 심각하게 열화시킨다. 본 연구에서는 산업단지, 길가, 해변의 공기 중 이온 농도를 측정하였다. 이들 지역에서 $Na^+$, $K^+$, $Ca^{2+}$와 $Fe^{3+}$ 이온 농도가 비교적 높았다. 가습수로부터 이들 이온이 cathode에 유입되어 MEA 성능에 미치는 영향에 대해 연구하였다. 수돗물을 가습수로 사용해 170시간 운전한 후 MEA 성능이 초기의 11%로 감소하였다. 이들 오염 이온들이 수소이온보다 전해질 막의 슬폰산기와 친화력이 더 강해 전해질 막에 쉽게 이온 교환된 결과다. MEA 중에서 전극/막 계면에서 이온 오염이 MEA 성능저하에 미치는 영향이 제일 컸다.
고분자전해질 연료전지(PEMFC)의 내구성을 향상시키기 위해서는 필수적으로 고분자막의 내구성이 향상되어야한다. 고분자막의 내구성을 향상시키기 위해서 e-PTFE 지지체와 라디칼 제거제(Radical Scavenger)가 첨가된다. 본 연구에서는 e-PTFE 지지체가 들어간 강화막(Reinforced Membrane)과 비강화막(Non-reinforced Membrane)의 화학적 내구성을 Fenton 반응에 의해 비교하고자 하였다. 라디칼 제거제가 첨가되지 않은 고분자막의 Fenton 실험에서는 작게 절단한 시편의 단면을 통한 과산화수소 용액과 철이온의 흡수율이 강화막에서 더 높아 불소유출농도가 더 높게 나타났다. 라디칼 제거제의 종류와 첨가량에 따라 강화막의 불소유출농도가 3배 이상의 큰 차이가 발생해서 라디칼 제거제의 영향이 지지체의 영향보다 강한 것을 알 수 있었다.
선폭이 초미세화됨에 따라 게이트 전극에서의 공핍 현상 및 불순물 확산의 물제를 갖는 poly-Si 게이트를 대체할 전극 물질로 텅스텐(W)이 많이 연구되어 왔다. 반도체 소자의 배선물질로 일찍부터 사용되어온 텅스텐은 내화성 금속의 일종으로 용융점이 높고, 저항이 낮다. 그러나, 일반적으로 사용되고 있는 CVD에 의한 텅스텐의 증착은 반응가스(WF6)로부터 오는 불소(F)의 게이트 산화막내로의 확산으로 인해 MOS 소자가 크게 열화될수 있다. 본 연구에서는 W/TiN 이중 게이트 전극 구조를 갖는 MOS 캐패시터를 제작하여 전기적 특성을 살펴보았다. P-Type (100) Si위에 RTP를 이용, 85$0^{\circ}C$에서 110 의 열산화막을 성장 및 POA를 수행한 후, 반응성 스퍼터링법에 의해 상온, 6mTorr, N2/Ar=1/6 sccm, 100W 조건에서 TiN 박막을 150, 300, 500 의 3그룹으로 증착하였다. 그 위에 LPCVD 방법으로 35$0^{\circ}C$, 0.7Torr, WF6/SiH4/H2=5/5~10/500sccm 조건에서 2000~3000 의 텅스텐을 증착하였다. Photolithography 공정 및 습식 에칭을 통해 200$\mu\textrm{m}$$\times$200$\mu\textrm{m}$ 크기의 W/TiN 복층 게이트 MOSC를 제작하였다. W/TiN 복측 게이트 소자와 비교분석하기 위해 같은 조건의 산화막을 이용한 알루미늄(Al) 게이트, 텅스텐 게이트 MOSC를 제작하였다. 35$0^{\circ}C$에서 증착된 텅스텐 박막은 10~11$\Omega$/ 의 면저항을 가졌고 미소한 W(110) peak값을 나타내는 것으로 보아 비정질 상태에 가까웠다. TiN 박막의 경우 120~130$\Omega$/ 의 면저항을 가졌고 TiN (200)의 peak 값이 크게 나타난 반면, TiN(111) peak가 미소하게 나타났다. TiN 박막의 두께와 WF/SiH4의 가스비를 변화시켜가며 제작된 MOS 캐패시터를 HF 및 QS C-V, I-V 그리고 FNT를 통한 전자주입 방법을 이용하여 TiN 박막의 불소에 대한 확산 방지막 역할을 살펴 보았다. W/TiN 게이트 MOS 소자는 모두 순수 텅스텐 게이트보다 우수하였고, Al 게이트와 유사한 전기적 특성을 보여주었다. W/TiN 게이트 MOS 소자는 모두 순수 텅스텐 게이트보다 우수하였고, Al 게이트와 유사한 전기적 특성을 보여주었다. TiN 박막이 300 , 500 이고 WF6/SiH4의 가스비가 5:10인 경우 소자 특성이 우수하였으나, 5:5의 경우에는 FNT 전자주입 특성이 열화되기 시작하였다. 그리고, TiN박막의 두께가 150 으로 얇아질 경우에는 WF6/SiH4의 가스비가 5:10인 경우에서도 소자 특성이 열화되기 시작하였다. W/TiN 복층 게이트 MOS 캐패시터를 제작하여 전기적인 특성 분석결과, 순수 텅스텐 게이트 소자의 큰 저전계 누설 전류 특성을 해결할 수 있었으며, 불소확산에 영향을 주는 조건이 WF6/SiH4의 가스비에 크게 의존됨을 알 수 있었다. TiN 박막의 증착 공정이 최적화 될 경우, 0.1$\mu\textrm{m}$이하의 초미세소자용 게이트 전극으로서 텅스텐의 사용이 가능할 것으로 보여진다.
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[게시일 2004년 10월 1일]
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