• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2008.10a
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• pp.724-727
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• 2008

Studies on binary adder have been variously developed. According to those studies of critical worst delay and mean delay time of asynchronous binary adders, carry select adders (CSA) based on hybrid structure showed 17% better performance than ripple carry adders (RCA) in 32 bit asynchronous processors, and 23% better than in 64 bit microprocessor implemented. In the complicated signal processing systems such as RSA, it is essential to optimize the performance of binary adders which play fundamental roles. The researches which have been studied so far were subject mostly to addition algorithms or adder structures. In this study, we analyzed and designed adders in an asp;ect of synthesis method. We divided the ways of implementing adders into groups, each of which was synthesized with different synthesis options. Also, we analyzed the variously implemented adders to evaluate the performance and area so that we can propose a different approach of designing optimal binary adders.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.12 no.11
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• pp.1976-1979
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• 2008

Studies on binary adder have been variously developed. According to those studies of critical worst delay and mean delay time of asynchronous binary adders, carry select adders (CSA) based on hybrid structure showed 17% better performance than ripple carry adders (RCA) in 32 bit asynchronous processors, and 23% better than in 64 bit microprocessor implemented. In the complicated signal processing systems such as RSA, it is essential to optimize the performance of binary adders which play fundamental roles. The researches which have been studied so far were subject mostly to addition algorithms or adder structures. In this study, we analyzed and designed adders in an asp;ect of synthesis method. We divided the ways of implementing adders into groups, each of which was synthesized with different synthesis options. Also, we analyzed the variously implemented adders to evaluate the performance and area so that we can propose a different approach of designing optimal binary adders.

• The Journal of the Acoustical Society of Korea
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• v.17 no.3
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• pp.27-36
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• 1998

현재 상용화된 사운드 합성 기기에서 널리 쓰이고 있는 PCM 방식에서의 문제점은 고음질의 음을 얻기 위해서 많은 메모리 용량을 필요로 하는 것이다. 이 논문에서는 이 문 제를 해결하기 위해 MPEG 오디오 압축 방식을 적용하여 샘플된 음을 압축하고, 실시간으 로 이를 복호화 해서 음을 합성해내는 사운드 합성 시스템을 설계하였다. 사운드 합성 시스 템은 마이크로프로세서, 음원 DSP, MPEG 오디오 복호화기로 구성되며, 44.1Khz의 샘플링 주파수로 32개의 음을 동시에 합성할 수 있도록 설계되었다. 설계 과정에서 각각의 기능 요 소를 C언어로 기술하여 사운드 합성 시스템에 대한 소프트웨어 모델을 작성하였다. 이것을 통해 미리 전체 시스템의 동작을 시뮬레이션하고, 압축 방식을 적용함으로써 발생될 수 있 는 여러 가지 문제점에 대한 해결 방안을 제시하였다. 시뮬레이터로 시스템의 동작을 검증 한 후, DSP와 MPEG 복호화기를 포함하는 사운드 합성 시스템을 VHDL로 설계하여 시뮬 레이션을 통해 하드웨어가 정상적으로 동작함을 확인하였다. MPEG 오디오 압축 방식을 이 용함으로써 메모리 용량 측면에서는 약8:1의 감소 효과를 얻을 수 있다.

• Journal of the Korea Computer Industry Society
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• v.7 no.3
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• pp.205-215
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• 2006

In this paper, a method how to make Programmable Logic Array (PLA) design and inspection of circuit relative to recent 64bit microprocessor simple and easy was discussed. A design method using Random Access Memory (RAM), Read Only Memory (ROM) and PLA has been settled down in Very Large Scale Integrated Circuit (VLSI) and logical design, modifying circuit and inspection are easy in PLA so it holds fairly good advantages in the aspect of performance and cost. It is expected PLA will also occupy an important position as a basic factor in designing VLSI in the future.

• Proceedings of the Korean Institute of Intelligent Systems Conference
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• 2006.11a
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• pp.344-347
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• 2006

본 논문에서는 하이브리드 발전 시스템에서의 최대 전력 추종을 위한 디지털 퍼지 제어기 설계를 목표로 한다. 하이브리드 발전 시스템은 풍력과 태양광, 두 개의 발전 시스템으로 구성된다. 각 발전기에서 전압과 전류는 일반적으로 비선형 관계에 있기 때문에, 퍼지 모델 기반 제어기를 사용하여 비선형성을 효율적으로 제어하게 된다. 그리고 마이크로프로세서 기반 제어 시스템의 구축을 위하여 최신 디지털 재설계 기법을 사용, 디지털 퍼지 제어기를 설계하게 된다. 마지막으로 제안된 플랜트를 통한 실험으로써 본 논문의 우수성을 입증하고자 한다.

• Proceedings of the Korea Information Processing Society Conference
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• 2012.11a
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• pp.649-651
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• 2012

본 논문에서는 Core-A를 이용한 실시간 영상 신호 처리 SoC 설계와 검증에 대해 기술한다. 영상 신호 처리를 위한 방식으로 SoC를 사용하였으며 영상 처리를 위한 ISP를 설계하였다. 영상 처리를 위한 마이크로프로세서는 코드밀도를 높이고 Verilog HDL을 사용하여 기술되어 여러 응용분야에서 최적화할 수 있는 국내에서 개발된 Core-A를 사용하였다. 본 논문에서 제안한 SoC는 Verilog HDL언어로 설계 되었고, 기본 SoC의 구조는 Core-A, AMBA Bus, ISP, Memory controller, Uart로 구성하였다. 구현된 SoC는 다양한 영상 신호 처리를 지원하여 향후 영상압축 인코더의 실시간 이미지 처리용 소스로 사용할 수 있고 신호 처리 알고리즘 검증용에도 유용하게 사용될 수 있을 것으로 보인다. 설계 검증을 위해 먼저 FPGA를 이용하여 검증하였으며 TSMC $0.18{\mu}m$ CMOS공정으로 합성한 결과 동작주파수는 50MHz, 전체 게이트 수 86.1k로 확인되었다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2019.05a
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• pp.251-253
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• 2019

This paper describes an implementation of a security SoC (System-on-Chip) prototype that interfaces a microprocessor with a block cipher crypto-core. The Cortex-M0 was used as a microprocessor, and a crypto-core implemented by integrating ARIA and AES into a single hardware was used as an intellectual property (IP). The integrated ARIA-AES crypto-core supports five modes of operation including ECB, CBC, CFB, CTR and OFB, and two master key sizes of 128-bit and 256-bit. The integrated ARIA-AES crypto-core was interfaced to work with the AHB-light bus protocol of Cortex-M0, and the crypto-core IP was expected to operate at clock frequencies up to 50 MHz. The security SoC prototype was verified by BFM simulation, and then hardware-software co-verification was carried out with FPGA implementation.

• Proceedings of the IEEK Conference
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• 1998.10a
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• pp.1153-1156
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• 1998

We describe a design of a simple but efficient floatingpoint processing architecture expoiting concurrent execution of scalar instructions for high performance in general-purpose microprocessors. This architecture employs 3 stage pipeline asyncronously working with integer processing unit to regulate instruction flows between two arithmetic units.

• Proceedings of the KIEE Conference
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• 1984.07a
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• pp.74-75
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• 1984

• Proceedings of the IEEK Conference
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• 2002.06b
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• pp.333-336
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• 2002

This paper purpose design and implementation of system bus for the effective interconnection between peripheral device and 32-bit microprocessor. The designed system bus support general bus protocol. Also, it is optimized for 32-bit microprocessor. It is divided into two system. high performance system bus and Peripheral system bus.