• 대한전자공학회논문지SD
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• 제45권6호
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• pp.60-67
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• 2008

본 논문에서는 Bluetooth, Zigbee, WLAN 등 2.4GHz 대역 ISM-band 응용 분야를 위한 저 전력 주파수 합성기를 설계하였다. 저 전력 특성을 얻기 위해 전류소모가 큰 VCO, prescaler, ${\Sigma}-{\Delta}$ modulator 등의 전력소모를 최적화하는데 중점을 두고 설계하였다. VCO는 전력소모 측면에서 유리한 NP-core 유형의 구조를 선택하여 위상잡음 특성과 전력소모를 최적화하였으며, prescaler는 정적 전류소모가 거의 없는 동적 회로 기술이 적용된 D-F/F을 사용하여 전력소모를 줄였다. 또한 다수의 로직으로 구성되는 3차 ${\Sigma}-{\Delta}$ modulator는 'mapping circuit'으로 구조를 단순화하여 작은 면적과 저 전력소모 특성을 갖도록 하였다. $0.18{\mu}m$ CMOS 공정으로 IC를 제작하여 성능을 측정한 결과 설계된 주파수 합성기는 1.8V 전원전압에서 7.9mA의 전류를 소모하고, 100kHz offset에서 -96dBc/Hz, 1MHz offset에서 -118dBc/Hz의 위상 잡음 특성을 보였다 또한 spur 잡음 특성은 -70dBc이며, 25MHz step의 주파수 변화에 따른 위상 고정 시간은 약 $15{\mu}s$이다. 설계된 회로의 칩 면적은 pad를 포함하여 $1.16mm^2$이며 pad를 제외한 면적은 $0.64mm^2$이다.

• Journal of Radiation Protection and Research
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• 제37권1호
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• pp.16-24
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• 2012

본 연구에서는 이중 모드 컴프턴 카메라의 측면 흡수부 개발을 위해 CsI(Tl) 섬광체에 실리콘 광다이오드를 결합한 섬광 검출기를 제작하였고, 이를 위한 신호처리회로를 설계 및 제작하였다. 개발된 신호처리회로는 에너지를 결정하는 파트와 타이밍을 결정하는 파트로 구성되어 있으며, 트리거 신호를 발생시키기 위해 상승 에지 선별기 및 TTL-to-NIM 로직 변환기를 포함하도록 개발하였다. 검출기와 초단의 신호처리회로(front-end electronics, FEE)는 AC 커플링 구조로 구성하였다. FEE의 잡음 특성은 전체 시스템의 성능에 크게 기여하므로 설계 시 고려해야 할 몇 가지 조건들에 대해 논의하였다. 이후 제작된 감마선 검출 시스템의 에너지 분해능 및 시간 분해능을 결정하였다. 평가된 에너지 분해능은 662 keV 피크와 511 keV 피크에 대해서 각각 12.0% 및 15.6% FWHM이었다. 시간 분해능은 59.0 ns로 평가되었다. 본 연구를 통해 제작된 섬광 검출기 및 신호처리회로의 성능이 기대에 다소 미치지 못하므로 결론에서는 성능 향상을 위한 추가 연구 방향에 대해 논의하였다.

• 전자공학회논문지C
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• 제35C권11호
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• pp.21-30
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• 1998

본 논문에서는 FPGA를 이용하여 산업용 구동장치로 널리 사용되고 있는 유도 전동기의 디지털 전류 제어시스템을 구현하였다. 이를 위해 VHDL을 이용하여 FPGA를 설계하였으며 이 FPGA는 PWM 발생부, PWM 보호부, 회전속도 검출부, 프로그램 폭주 방지부, 인터럽트 발생부, 디코더 로직부, 신호 지연 발생부 및 디지털 입·출력부로 각각 구성되어있다. 본 FPGA의 설계시 고속처리의 문제점을 해결하기 위해 클럭전용핀을 활용하였으며 또한 40 MHz에서도 동작할 수 있는 삼각파를 만들기 위해 업다운 카운터와 래치부를 병렬 처리함으로써 고속화하였다. 특히 삼각파와 각종 레지스터를 비교 연산할 때 많은 팬아웃 문제에 따른 게이트 지연(gate delay) 요소를 줄이기 위해 병렬 카운터를 두어 고속화를 실현하였다. 아울러 삼각파의 진폭과 주파수 및 PWM 파형의 데드 타임 등을 소프트웨어적으로 가변 하도록 하였다. 이와 같은 기능들을 FPGA로 구현하기 위하여 퀵로직(Quick Logic)사의 pASIC 2 SpDE와 Synplify-Lite 합성툴을 이용하여 로직을 합성하였다. 또한 Verilog HDL 환경에서 최악의 상황들(worst cases)에 대한 최종 시뮬레이션이 성공적으로 수행되었다. 아울러 구현된 FPGA를 84핀 PLCC 형태의 FPGA로 프로그래밍 한 후 3상 유도전동기의 디지털 전류 제어 시스템에 적용하였다. 이를 위해 DSP(TMS320C31-40 MHz)와 FPGA, A/D 변환기 및 전류 변환기(Hall CT) 등을 이용하여 3상 유도 전동기의 디지털 전류 제어 시스템을 구성하였으며, 디지털 전류 제어의 효용성을 실험을 통해 확인하였다.

• 대한전자공학회논문지SD
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• 제40권6호
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• pp.431-441
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• 2003

본 논문은 FPGA를 이용하여 시퀀스 제어용 32비트 마이크로프로세서를 설계하였다. 이를 위해 VHDL을 이용하여 톱-다운 방식으로 마이크로프로세서를 설계하였으며, 고속처리의 문제점을 해결하기 위해 프로그램 메모리부와 데이터 메모리부를 분리하여 설계함으로써 인스트럭션을 페치 하는 도중에 시퀀스 명령을 실행할 수 있는 Harvard 구조로 설계하였다. 또한 마이크로프로세서의 명령어들을 시퀀스제어에 적합하도록 RISC형태의 32 비트 명령어로 고정하여 명령어의 디코딩 시간과 데이터 메모리의 인터페이스 시간을 줄였다. 특히 설계된 마이크로프로세서의 실시간 디버깅 기능을 구현하기 위해 싱글 스텝 런, 일정 프로그램 카운터 브레이크, 데이터 메모리와 일치시 정지 기능 등을 구현함으로써 구현된 프로세서의 디버깅을 쉽게 하였다. 또한, 시퀀스제어에 적합한 펄스명령, 스텝 콘트롤 명령, 마스터 콘트롤 명령 등과 같은 비트 조작 명령과, BIN형과 BCD형 산술명령, 배럴 쉬프트명령 등을 구현하였다. 이와 같은 기능들을 FPGA로 구현하기 위하여 자이링스(Xilinx)사의 V600EHQ240(60만 게이트)과 Foundation 4.2i를 사용하여 로직을 합성하였다. Foundation 합성툴 환경에서 시뮬레이션과 실험에서 성공적으로 수행되었다. 본 논문에서 구현된 시퀀스 제어용 마이크로프로세서의 우수성을 보이기 위해 시퀀스제어용 명령어를 많이 가지고 있는 Hitachi사의 마이크로프로세서인 H8S/2148과 성능을 비교하여 본 논문에서 설계된 시퀀스 제어용 프로세서가 우수함을 확인하였다.

• 전자공학회논문지SC
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• 제38권1호
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• pp.1-13
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• 2001

인버터를 적용한 유압식 엘리베이터 시스템은 펌프의 마찰과 실린더 패킹 및 탑승카와 레일의 마찰특성으로 인하여 PID 제어기로는 제어가 되지 않는 데드존이 생기게 된다. 본 논문에서는, 이러한 문제를 해결하기 위하여 먼저, 퍼지제어기와 PID제어기를 혼용하는 하이브리드제어기를 이용하는 방법을 시도한다. 그러나, 인버터를 적용한 유압식 엘리베이터는 비선형성이 강한 시스템이므로 두 제어기의 출력이 절환 되어야 하는 경계층이 다수인 경우가 대부분인데 반하여, 기존의 하이브리드제어기는 두 제어기의 출력이 절환되는 특정구간의 경계층을 제외하고는 전체 운전구간에서는 어느 한 제어기에만 영향을 받게 되므로 제어성능에 문제를 가지게 된다. 이에 따라 본 논문에서는, 출력혼합기의 출력비를 퍼지로직에 의하여 변경시키는 새로운 퍼지하이브리드제어기를 제안하여 기존의 하이브리드제어기의 문제점을 해결한다. 제안된 퍼지하이브리드제어기는 시스템의 상태에 따라서 두 제어기의 출력비를 달리하여 사용하는 방법으로 향상된 제어성능을 달성한다. 시뮬레이션 결과를 통하여, 제안된 퍼지하이브리드제어기가 극저속 속도영역에서 뿐 아니라 정상상태를 포함한 전 운전 영역에서의 제어 성능이 우수함을 보였다.

• 대한전자공학회논문지SD
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• 제45권2호
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• pp.21-27
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• 2008

본 논문에서는 CMOS $0.18-{\mu}m$ 공정을 이용한 16:1 바이너리-트리 멀티플렉서(MUX)를 기술한다. 본 MUX는 넓은 동작속도 범위와 공정-온도 변화에서도 둔감하게 동작할 수 있도록 여러 딜레이 보상 기법들을 적용하였다. 제안하는 MUX는 넓은 동작속도 범위와 공정-온도 변화에서도 셋업 마진과 홀드 마진이 최적 값인 0.5UI를 약 0.05UI의 표준편차 내에서 유지할 수 있음을 모의실험을 통하여 확인하였다. 이러한 결과는 CMOS 로직 회로의 특성이 민감하게 변화함에도 불구하고 제안된 딜레이 보상 기법이 효과적으로 적용되었으며, 따라서 회로의 신뢰성이 매우 향상되었음을 나타낸다. 본 MUX는 $0.18-{\mu}m$ CMOS 공정을 이용하여 제작되었으며, 테스트 보드로 검증되었다. 전원 전압이 1.8-V인 환경에서, MUX의 최대 data-rate과 면적은 각각 1.65-Gb/s와 0.858 $mm^2$이고, 24.12 mW의 전력을 소모하며, 출력 eye opening은 1.65-Gb/s의 동작 환경에서 272.53 mV, 266.55 ps으로 측정되었다.

• 전자공학회논문지
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• 제50권9호
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• pp.68-73
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• 2013

본 논문에서는 수면 중에 사용자의 건강상태를 모니터링 하기 위한 U-health 시스템으로 맥박 수와 맥박 파형 검출 회로를 제안하였다. 제안된 검출 회로의 출력은 배터리의 교체 없이 장시간 사용하기 위하여 건강 상태에 따라 맥박 수 또는 맥박 파형이 선택된다. 이러한 동작을 위해 제안된 신호 검출 회로는 ADC 모드 또는 카운트 모드로 동작하는 이중 모드 ADC와 간단한 디지털 로직으로 구성된 판별기를 사용하였다. 우선 초기에는 카운트 모드로 동작하는 이중 모드 ADC를 통해 4초 동안의 맥박 수를 검출한다. 검출된 맥박수는 판별기에서 1분간 누적한 뒤 건강 상태를 판별한다. 건강 이상 등으로 맥박 수가 설정된 정상 범위를 벗어난 경우 이중 모드 ADC는 ADC 모드로 동작하며 맥박 파형을 1kHz의 샘플링 주파수로 10bit의 디지털 데이터로 변환한다. 데이터는 버퍼에 저장하였다가 620kbps의 속도로 RF Tx를 통해 단말기로 전송한다. 이때 RF Tx는 모드에 따라 1분 혹은 1ms 간격으로 동작한다. 제안된 신호 검출 회로는 $0.11{\mu}m$ 공정으로 설계하였으며 $460{\times}800{\mu}m^2$의 면적을 차지한다. 측정결과 제안된 검출 회로는 1V의 동작 전압에서 카운트 모드에서는 $161.8{\mu}W$, ADC 모드에서는 $507.3{\mu}W$의 전력을 소모한다.

• 한국전자통신학회논문지
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• 제10권7호
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• pp.825-830
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• 2015

EMR(전자의무기록)이란 일반적으로 진료정보를 서면이 아닌 데이터 저장장치에 저장하는 것을 말한다. 이러한 EMR은 서면작성 시 문제점이던 서류보관, 배열, 공간확보등의 문제를 해결할 수 있고, 고객에 대한 다량의 정보를 이용하여 맞춤형 진료를 가능하게 하여 병원측에는 관리비용의 감소 및 업무 효율성 증대를 가져온다. 또한 고객의 입장에서는 양질의 의료서비스를 제공받을 수 있다. 이러한 장점 때문에 1990년대 이후 각 병원 및 의원에서 EMR이 급속도로 도입되며 현재 활용되고 있다. 하지만, 현재 사용중인 건강검진 시스템의 경우 EMR과 별도로 건강검진에 사용되는 서식지를 서면으로 작성하여 보관하고 있다. 서면으로 보관하는 이유는 여러가지가 있을 수 있으나, 병원에서 사용중인 EMR은 진료기록만을, 건강검진 시스템은 건강검진과 관련된 로직만을 수행하는 각각의 단위프로그램(unit program)으로 구성되어 있다. 이러한 이유로 건강검진 시스템에서 서면보관이 불가피 하였던 것으로 판단되며 이를 해소하기 위해 건강검진시스템에 EMR 기능을 적용하여 보다 효율적인 건강검진 솔루션 운영이 가능하게 될 것으로 기대한다.

• 한국항공우주학회지
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• 제38권12호
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• pp.1217-1222
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• 2010

본 논문은 근접감시 무인항공기(KUS-9)의 비행제어 소프트웨어(S/W) 개발 과정과 모델기반 개발 기술 적용 결과를 다룬다. 대표적인 상용 모델기반 설계도구인 MATLAB $Simulink^{(R)}$를 활용하여 통합개발 환경을 구축하고 비행제어법칙, 운용로직, 비행 시뮬레이션 모델, HILS(Hardware-in-the-Loop Simulation) 시스템 모델을 설계하였다. 설계 과정에서 요구사항 충족을 위한 시뮬레이션 및 동료검토를 수행하고 DO-178B 검증 도구를 이용하여 모델을 검증한 후 S/W시험 도구를 통해 C코드의 무결성을 검증하였다. 탑재 소프트웨어는 두 기종의 하드웨어 및 실시간운용체제(${\mu}C$/OS-II, VxWorks)에 탑재하여 HILS시험과 비행시험을 수행하였다. 모델기반 개발 기법을 적용함으로써 S/W 재사용성과 확장성을 확보하고 자동코드생성 기술을 이용하여 고신뢰 비행제어 S/W를 단기간에 성공적으로 개발하였다.

• 정보처리학회논문지D
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• 제12D권7호
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• pp.947-956
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• 2005

소프트웨어(S/W) 재공학은 S/W의 생명주기의 연장을 통한 지속적인 비즈니스 가치 창출 및 궁극적인 S/W ROI(Return on Investment) 확대에 가장 효과적인 기술 중 하나이다. 그럼에도 불구하고 S/W 재공학은 비용 소모적이며, 그 효과 역시 미흡한 어려운 작업으로 인식되어 왔다. 사실, 빈번히 발생하는 유지보수 요구에 대해 레거시 시스템들을 일치성 없이 그때그때 확장, 수정함으로써, 기존 시스템 본연의 의도를 상실 시켜 S/W시스템 아키텍쳐가 존재하지 않는 난잡한 시스템으로 전환시키는 경우가 종종 발생하고 있다. 더욱이 급격히 변하는 시스템 환경과 복잡 다양해지는 고객의 요구를 충족시킬 수 있는 새로운 S/W 시스템들을 매번 적시에(Time-to-Market) 제공하기는 거의 불가능하다. 따라서, 새로운 IT 기술의 출현과 비즈니스 정보 모델의 다양한 변경, 시스템 처리 로직의 급격한 복잡성 증가 등의 변화에 적절히 대처하기 위해서는 조직의 주요 자산으로서 레거시 시스템의 활용을 극대화할 수 있는 체계적인 재공학이 요구된다. 그러므로 본 논문에서는 레거시 시스템들의 가치를 극대화할 수 있는 체계적인 재공학 방법론 제공을 목적으로, 재공학의 초기 계획 단계에서부터 역공학 과정과 컴포넌트 변환 단계를 포함하는 재공학 프로세스와 그에 따른 구체적인 작업과 기법 및 산출물들을 명시한 레거시 시스템의 컴포넌트화 프로세스인 마르미-RE를 제안하고 간단한 사례적용 과정을 제시한다.