• Journal of Advanced Marine Engineering and Technology
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• 제33권8호
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• pp.1246-1253
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• 2009

논문은 서보계에 퍼지제어를 위하여 퍼지 $\alpha$-레벨 집합 분해에 기초하한 퍼지추론 계산식이 유도 되었다. 유도한 계산식에 기초한 PI+PD형 퍼지 제어기는 퍼지 추론에서 비퍼지화까지 일체형으로 구성되어 PWM 조작량 u를 발생하는 퍼지 로직 회로가 제안되었다. 시뮬레이션에 의해 퍼지추론의 $\alpha$-레벨의 효과가 검토되어 직류 서보계의 퍼지제어에서 $\alpha$-레벨 양자화수는 4단계이면 충분한 것을 알 수 있다. 제안한 하드웨어 퍼지제어기는 직류 서보계의 위치제어에 시뮬레이션과 실험이 성공적으로 행할 수 있었다.

• 전기전자학회논문지
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• 제11권4호
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• pp.129-136
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• 2007

본 논문에서는 Dual-Port 구조를 사용하는 Display IC용 내장형 1T-SRAM에 적합한 간단하고 효과적인 새로운 데이터라인 리던던시 회로(dataline redundancy circuit)를 제안하고 이를 0.18-um CMOS 1T-SRAM 공정을 이용하여 $320{\times}120{\times}18$-Bit Dual-port 1T-SRAM로 구현하여 검증하였다. 한 개의 인버터와 한 개의 낸드 게이트로 이루어진 시프트 로직 회로(shift logic circuit)를 이용해서 기존의 데이터라인 리던던시 회로 보다는 훨씬 간단하게 컨트롤 로직을 구현함으로써 한 개의 비트라인 페어(bit line pair)의 피치(pitch) 내에서 필요한 컨트롤 로직을 모두 구현할 수 있었다. 또한 시프트 로직 회로를 개선해서 worst case에서의 delay를 12.3ns에서 5.9ns로 52% 감소시켜서 워드라인 셋업 후에서 센스앰프 셋업까지의 시간 동안에 데이터라인 스위칭 작업을 완료할 수 있게 하여서 데이터라인 리던던시 회로의 타이밍 오버헤드(timing overhead)를 row cycle 시간에 의해 감추어지게 할 수 있었다. 본 논문에서 제시된 데이터라인 리던던시 회로의 면적 오버헤드(area overhead)는 약 7.6%로 예측된다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 추계학술대회
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• pp.652-654
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• 2016

본 논문에서는 FPGA를 활용하여 SVPWM (Space Vector Pulse Width Modulation)방식의 정현파 BLDC 모터 구동 로직을 설계 및 구현하였다. Hall sensor를 이용한 BLDC 모터 구동 회로는 정현파 PWM 생성회로, 데드타임 회로 및 리드 앵글 생성 회로 등으로 구성 된다. 특히 PWM 생성 회로는 SVPWM방식을 이용하여 기존 정현파 PWM 대비 선형구간이 15.5% 증가된다. 설계한 회로는 VHDL을 이용하여 모의실험 하였으며 Xilinx Spartan-6 FPGA보드를 통하여 회로의 동작 및 성능을 검증하였다. 검증 결과 모터구동 전류의 THD (Total Harmonic Distortion)은 19.32% 로 기존 정현파 구동 회로 대비 우수한 특성을 보였으며 회전자 분해능은 $1.6^{\circ}$로 정밀 제어가 가능함을 확인하였다.

• 드라이브 ㆍ 컨트롤
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• 제13권2호
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• pp.51-58
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• 2016

The present study deals with the issue of clamping force control of an injection molding machine using 2-way cartridge valve based logic circuit. The operating principle for the cartridge valve is described with its construction and static opening behavior. Basic module circuits are designed first and analysed according to the basic functions. Then they are combined with a virtual design model for the clamping mechanism to simulate the control performance of the overall system. The backlash inherent in the mechanism is considered while evaluating the time-delay in the process of clamping force build-up. The effects of a couple of design parameters in backlash, i.e., interval and stiffness have been demonstrated in the time-domain.

• 한국전자파학회논문지
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• 제27권10호
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• pp.917-925
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• 2016

슈미트 트리거 로직(Schmitt Trigger Logic)은 디지털 회로의 노이즈에 대한 내성을 향상시키기 위해 히스테리시스 특성을 보이는 게이트를 제안한 설계 방법이다. 슈미트 트리거 특성을 보이는 설계 방법 중 최근에 제안된 substrate bias를 조정하여 구현하는 Dynamic Threshold voltage MOS(DTMOS) 방법을 사용할 경우, 게이트 수를 늘이지 않고 내성을 향상 시킬 수 있는 설계방법이나, 범용 CMOS 공정에서 구현하여 시뮬레이션으로 예상하는 성능을 얻을 수 있는지는 검증되지 않았다. 본 연구에서는 $0.18{\mu}m$ CMOS 공정에서 DTMOS 설계 방법을 구현하여 히스테리시스 특성을 측정하여 검증하였다. DTMOS 슈미트 트리거 버퍼, 인버터, 낸드, 노어 게이트 및 간단한 디지털 로직 회로를 제작하였으며, 히스테리시스 특성, 전력 소모, 딜레이 등의 특성들을 관찰하고, 일반적인 CMOS 게이트로 구현된 회로와 비교하였다. 노이즈에 대한 내성이 향상되는 것을 Direct Power Injection(DPI) 실험을 통해 확인하였다. 본 논문을 통해 제작된 DTMOS 슈미트 트리거 로직은 10 M~1 GHz 영역에서 전자파 내성이 향상된 것을 확인할 수 있었다.

• 전력전자학회논문지
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• 제10권4호
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• pp.403-410
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• 2005

본 논문은 정지궤도 위성을 위한 완전조절방식을 갖는 태양전지 어레이 션트 전압조절기를 나타낸다. 스위칭 션트 전압조절기는 태양전지 어레이 전력을 조절하는 어레이 스위치 모듈들로 구성된다. 이러한 태양전지 어레이 션트 모듈들은 스위칭을 통해 버스에 태양전지 회로가 접속되거나 분리되며, 단지 FPGA 로직변경 만을 통해 이전의 회로설계로부터 간단하게 확장이 가능하다. 제안된 설계회로를 검증하기위해 제어로직 및 최악조건해석이 수행되었으며, 시뮬레이션 및 실험결과를 보여준다.

• 전자공학회논문지
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• 제51권4호
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• pp.42-48
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• 2014

본 논문에서는, 트위스티드 연결구조를 이용한 새로운 저전압 스윙 도미노 로직 회로를 제안한다. 제안된 회로의 출력스윙 범위는 트위스티드 트랜지스터의 사이즈와 출력 캐패시턴스의 크기에 따라 조절가능하다. 제안된 회로를 적용한 리플캐리덧셈기(Ripple Carry Adder)는 도미노 CMOS로직에 비해 전력소비는 37%감소했고 전력 지연 곱(power-delay product)은 43%감소했다.

• 전자공학회논문지SC
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• 제41권6호
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• pp.17-25
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• 2004

본 논문에서는, 저전력 소비를 위한 새로운 저전압 스윙 도미노 로직 회로를 제안한다. 전력 소비를 줄이기 위해, 도미노 로직의 예비충전(precharge) 노드와 출력 노드가 0V부터 V/sub REF/-V/sub TH/까지의 범위에서 스윙하도록 설계하였다. 여기서, V/sub REF/=VDD-nV/sub TH/ (n=0, 1, 2, 3)로 정의되며 설계자는 요구되는 속도와 전력 소비 특성을 감안하여 n 값을 설정할 수 있다. 이와 같은 특성은 누설 전류 없이 저전압 입력을 받을 수 있는 인버터의 구조에 의해 얻어진다. 제안된 도미노 로직을 적용하여 4×4 Braun 곱셈기를 설계하였고 공급전압 3.3V를 갖는 0.35㎛ n-well CMOS 공정으로 제작하였다. 제작된 칩은 기존 회로들과 비교할 때, 30% 이상의 전력 감소효과를 나타내며 전력-지연 곱에서도 우수한 성능을 나타내었다.

• 한국정보통신학회논문지
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• 제7권4호
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• pp.798-804
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• 2003

본 논문에서는 프린터 head의 노즐분사제어를 위한 개선된 회로를 설계하였다. 기존 방식에 비하여 비하여 Pad 수를 줄임으로서 노즐 수를 확장시킬 수 있다. 제안된 회로는 사전검증을 위하여 먼저 20개의 노즐을 제어하는 sample 회로로 설계하고 FPGA를 이용하여 동작을 확인하였다. 320개의 노즐제어를 위한 전체회로는 sample 회로를 확장하여 ASIC Full Custom 설계방식을 통하여 설계한 뒤 로직 및 회로 simulation 검증을 하였다. 전체회로는 3$\mu\textrm{m}$ CMOS design rule을 적용하여 layout 및 chip으로 제작되었다.

• 한국콘텐츠학회논문지
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• 제18권1호
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• pp.10-18
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• 2018

본 논문은 Xilinx FPGA(Field Programmable Gate Array)에 다운로드하는 비트스트림으로부터 FPGA의 리소스 중 하나인 LUT(Look Up Table)로직을 재합성하는 방법을 제안한다. 비트스트림과 디바이스 구조는 밀접한 관계가 있기 때문에, 비트스트림을 분석하기 위해서 FPGA디바이스 구조를 분석해야 한다. 동일한 네트리스트를 사용하여 여러 가지 로직을 합성하거나, 위치를 변경하면서 로직을 합성하는 등 다양한 상황, 여러 입력 변수에 대한 비트스트림과 FPGA 디바이스 구조를 비교분석해 비트스트림 구조를 파악한다. 분석된 비트스트림 구조와 다양한 논리함수의 비트스트림을 바탕으로 하나의 LUT에 대한 진리표를 구성하고, 구성된 LUT의 진리표와 제안한 알고리즘을 기반으로 LUT의 로직을 재합성 한다. 제안한 알고리즘은 LUT에 로직을 구현할 때 사용되는 입력 핀과 출력 핀을 결정할 수 있으며, FPGA에 다운로드 되는 비트스트림으로부터 게이트 레벨의 로직회로를 얻을 수 있었다.