• 한국정보과학회 언어공학연구회:학술대회논문집(한글 및 한국어 정보처리)
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• 한국정보과학회언어공학연구회 1989년도 한글날기념 학술대회 발표논문집
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• pp.178-182
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• 1989

본 논문용 preview 기능을 갖는 한글 전자출판 시스템에 관한 것이다. 논리구조와 레이아웃 구조로 구조화된 문서를 작성 할 수 있는 문서작성 전용 에디터를 설계하였다. 이는 문서내용의 논리적 특성에 맞게 문서를 작성할 수 있는 내용 중심의 문서작성 에디터로, high level 적으로 문서를 만들 수 있게 한다. 아울러 문서내에서 context sensitive 한 성질을 갖는 그림 및 도표의 영역은 시스템이 자동으로 할당하도록 하는 알고리즘을 구현하였다. 이렇게 자동 할당된 그림 및 도표의 위치와 크기를 페이지 단위로 이동, 조정 할 수 있게 하므로서 이에 따른 텍스트도 적응적으로 처리되게 하였다. 또한 레이아웃 처리된 출력결과를 하드카피 하기 전에 디스플레이상에서 확인할 수 있는 preview 기능을 설계하였다. 본 시스템은 크게 압력부, 레이아웃 처리부, preview부, 출력부로 구성된다. 본 논문에서는 압력부와 레이아웃 처리부, preview부에 중점을 두어 설명하고 처리된 문서의 출력 결과를 보인다.

• 전자공학회지
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• 제10권4호
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• pp.16-21
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• 1983

• 대한전자공학회논문지SD
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• 제38권10호
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• pp.712-720
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• 2001

인터넷의 확산, 이동 통신기기의 급속한 보급으로 말미암아 가전업계는 소형의 다기능의 시스템을 필요로 하고 있고, 이를 위하여 반도체 업계에 고기능, 다기능, 초소형의 시스템용의 칩을 요구하고 있다. 지수 함수적 증가하는 기능의 요구는 반도체 설계 능력을 넘어 선지 이미 오래 전이고 이를 극복하기 위하여서 반도체 업계는 여러 가지 방안을 제시하고 있다. 그러나, 이미 그 차이를 따라 잡기는 포기한 상태이고 이 갭을 줄이고자 하는 방안을 모색 중이다. 그 방안은 SoC(System On a Chip), 설계 재활용(Design Reuse)등의 개념을 활용하고 있다. 설계 재활용을 위하여서는, 반도체 지적 소유권(Intellectual Property)의 표준화와 더불어 레이아웃 자동이식에 관한 연구와 상품화가 필수적이다. 본 논문은 반도체 설계 형식 중에서 생산 공정과 밀접한 레이아웃 형식의 회로도면 처리를 자동화하여 설계와 생산 시간을 혁신적으로 단축하기 위한 연구이다. 레이아웃 형식은 특성상 도형(폴리곤)으로 구성되어 있으며, 레이아웃 형태에서 다양한 도형의 중첩이 반도체의 트랜지스터, 저항, 캐패시터를 표현함으로써, 반도체 지적소유권 의 하나의 형식으로 자주 활용되고 있다. 본 논문은 반도체 레이아웃 이식 소프트웨어 시스템의 내부 기능에 관한 설명과 처리 능력과 속도를 높이기 위한 알고리즘의 제안과 벤치마킹 결과를 보여 주고 있다. 비교 결과, 자원의 최적 활용(41%)으로 대용량의 처리 가능성을 보여 주고 있으며, 처리 속도는 평균 27배로써 이전의 벤치마킹 회로를 더욱 확장하여 그 결과를 보여 주고 있다. 이러한 비교 우위는 본 논문에 포함된 소자 처리 알고리즘과 그래프를 이용한 컴팩션 알고리즘에 기인한다.된 primer는 V. fluvialis에 종 특이성이 있으며 여러 Vibrio종으로부터 빠른 검출이 가능함을 확인하였다.로부터 빠른 검출이 가능함을 확인하였다.TEX>$^{-1}$에서는 16~20일, 30 $\mu\textrm{g}$ L$^{-1}$에서는 9~15일, 60~100 $\mu\textrm{g}$ L$^{-1}$에서는 5~9일에 걸쳐 나타났다 고농도인 60~100 $\mu\textrm{g}$ L$^{-1}$ 에서 처리 개체 중에 10% 미만이 살아있는 번데기 상태로 관찰되었다. 또한 10 $\mu\textrm{g}$ L$^{-1}$에서는 16~20 일로 비처리(l1~15일)에 비해 발생지연이 나타났다. 우화에 성공한 개체들의 암컷과 수컷의 비율에는 차이가 없었다. 번데기 상태로 치사된 시기는 비처리 시에는 13~16일 동안에 집중적으로 나타났으며 10 $\mu\textrm{g}$ L$^{-1}$에서는 6~23일로 넓은 분포를 보여 발생지연이 반영되었다. 30 $\mu\textrm{g}$ L$^{-1}$처리에서는 13~16일, 60~100 $\mu\textrm{g}$ L$^{-1}$처리에서는 6~16일 동안에 치사되는 것으로 나타났다.species and seed production for their use on smaller scale and more costly but more effective results. The use of

• 전자공학회논문지CI
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• 제45권1호
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• pp.37-47
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• 2008

DSP에서 제공되는 주소 생성 유닛은 데이터 패스와 병렬적으로 주소 연산을 수행할 수 있게 해 줌으로써, DSP 코드 생성에 중요한 역할을 한다. 프로그램 변수들의 메모리 레이아웃을 결정하는 문제는 주소 생성 유닛의 기능을 이용하여 주소 연산용 명령어를 줄이는 최적화이다. 메모리 레이아웃 생성 단계와 주소 포인터 할당 단계로 구분 되는 이 최적화에서 본 논문은 주소 연산 코드의 수가 최소가 되도록 DSP용 코드 생성의 효과적인 주소 포인터 할당 문제를 다룬다. 제안하는 알고리즘은 고정된 메모리 레이아웃을 가질 때 주소 포인터 할당을 수행하는 기존의 알고리즘의 시간 복잡도를 줄이는 기법이다. 메모리 크기와 수행 시간을 줄이기 위해 알고리즘을 수행할 때 핵심적인 요소들만을 고려하도록 강한 가지치기 방법을 사용하였다. 또한 주소 포인터 할당 문제는 메모리 레이아웃에 영향을 크게 받는 문제이기 때문에 본 논문은 주어진 메모리 레이아웃을 갱신하여 반복적으로 성능을 개선하는 방법을 제안한다. 약 3,000여개의 실제 프로그램으로부터 얻은 변수 접근 시퀀스를 제공하는 OffsetStone 벤치마크를 이용한 실험결과를 통해 본 논문에서 제안한 기법과 알고리즘을 테스트 했다. 제안한 방법은 전통적인 방법보다 평균 25.9%의 적은 주소 코드를 생성해 냄을 보인다.

• 한국정보과학회논문지:소프트웨어및응용
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• 제36권11호
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• pp.875-890
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• 2009

대사체학은 대사 경로 네트워크를 통해 생명 활동을 이해하고자 하는 분야로서, 대사 경로 내의 흐름을 한 눈에 알 수 있도록 가시화하여 보여 주는 도구가 반드시 필요하다. 이러한 가시화 도구의 경우 노드수가 증가할수록 에지 교차가 기하급수적으로 증가하는 문제가 있다. 따라서 유전체 수준의 대사경로를 연구하기 위해서는 대사 경로 그래프 레이아웃 상에 나타나는 에지 교차를 줄이는 것이 시각화의 매우 중요한 부분이다. 본 논문에서는 대사 경로의 구조적인 특징에 기반한 3차원 공간 상에 대사 경로 그래프를 레이아웃해 주는 모듈을 설계, 구현하였다. 2-계층 레이아웃을 이용하여 대사 경로 그래프를 계층적으로 레이아웃함으로써 표현영역을, 3차원으로 확장시키고 기존의 2차원 레이아웃 알고리즘 적용시 번번히 나타나는 에지 교차의 수를 감소시키는 결과를 얻었다.

• 전기전자학회논문지
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• 제5권1호
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• pp.43-51
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• 2001

메모리의 집적도가 올라갈수록 원치 않는 셀간의 간섭과 동시에 bit-line간의 상호 노이즈도 증가하게 된다. 그리고 높은 고장 검출율을 요구하는 고집적 메모리의 테스트는 많은 테스트 백터를 요구하게 되거나 비교적 큰 추가 테스트 회로를 요구하게 된다. 지금까지 기존의 테스트 알고리즘은 이웃 bit-line의 간섭이 아니라 이웃 셀에 중점을 두었다. 본 논문에서는 NPSFs(Neighborhood Pattern Sensitive Faults)를 기본으로 한 NBLSFs(Neighborhood Bit-Line Sensitive Faults)를 위한 새로운 테스터 알고리즘을 제안한다. 그리고 제안된 알고리즘은 부가 회로를 요구하지 않는다. 메모리 테스트를 위해 기존의 5개의 셀 레이아웃이나 9개의 셀 레이아웃을 사용하지 않고 NBLSF 검출에 최소한 크기인 3개의 셀 레이아웃을 이용하였다. 더구나 이웃 bit-line에 의한 최대의 상호잡음을 고려하기 위해 테스트 동작에 refresh 동작을 추가하였다(예 $write{\rightarrow}\;refresh{\rightarrow}\;read$). 또한 고착고장, 천이고장, 결합고장, 기존의 pattern sensitive 고장, 그리고 이웃 bit-line sensitive 고장 등도 검출될 수 있음을 보여준다.

• 한국정보처리학회논문지
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• 제5권12호
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• pp.3244-3256
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• 1998

집적회로가 고집적화 그리고 고성능화 되어지면서 설계된 레이아웃의 전기적 연결 관계와 회로 성능을 검증할 필요성이 더욱 강조되고 있다. 본 논문에서는 레이아웃으로부터 소자의 기하학적인 모델 파라미터와 기생 저항과 커패시턴스 등을 포함하는 회로 정보를 추출하기 위하여 레이아웃 내의 모든 배선에 대한 도형을 방향성 변을 사용하여 독립된 다각형 블록의 집합으로 기술하고, 이 블록과 소자의 인접여부에 의해 MOS 트랜지스터와 전기적 연결 관계를 찾아서 회로를 추출할 수 있는 새로운 알고리즘을 제안한다.

• 융합신호처리학회논문지
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• 제4권4호
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• pp.81-86
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• 2003

최근 VLSI 회로 설계는 자동 레이아웃(automatic layout) 툴을 사용하여 효과적으로 이루어지고 있다. 자동 레이아웃은 VLSI 칩 상에 모듈들의 위치를 결정하는 배치와 각 모듈간을 상호 연결하는 배선 두 가지의 중요한 기능으로 구성되어 있다. VLSI 칩의 성능과 면적은 이 두 가지의 기능을 수행하는 알고리즘의 성능에 따라 크게 좌우된다. 스위치박스 배선은 VLSI 설계 과정중의 하나로, 채널 배선과는 다르게 4면에 존재하는 같은 네트에 속하는 터미널들을 배선하는 문제이며, 모든 터미널들을 완전히 연결을 해야 하는 문제이다. 본 논문에서는 스위치박스 배선 문제에 대하여 유전자 알고리즘(genetic algorithm; GA)을 이용한 해 공간 탐색(solution space search) 방식을 제안하였으며, 제안한 방식을 여러 문제들에 대해 기존의 스위치박스 배선 알고리즘과 비교, 분석한 결과 거의 대부분의 문제들에서 배선 길이와 비아수 측면에서 더 좋은 결과를 얻을 수 있었다.

• 한국통신학회논문지
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• 제17권10호
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• pp.1131-1146
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• 1992

본 논문은 이미 출판된 문서를 대상으로 문서의 영역을 분리하고, 문서의 구성요소와 레이아웃 정보를 추출하는데 새로운 알고리즘을 제안한다. 먼저 300 dpi로 입력된 문서에서 문서를 이루는 각 요소를 영역화 하기 위하여 레이 블링과 블럭화 작업을 행한다. 둘째로 블럭화된 문서의 각 요소를 대상으로 부분영역으로 분리를 수행한다. 셋째로 추출된 부분영역에서 그림영역을 추출하고 문자영역에 대해서는 문자열 추출 및 개변 문자 추출을 한다. 마지막으로 이렇게 추출된 정보로 문서의 레이아웃 인식을 위한 정보를 추출하였다. 실험은 어느정도의 형식을 가진 학회 논문지를 대상으로 하였으며, 문자와 그림 영역의 분류 및 문자열 추출에 대해서 98.5%의 성공율을 얻고, 레이아웃 인식을 위한 정보의 추출에서도 98%의 성과를 보였다.

• 전자통신동향분석
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• 제3권1호
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• pp.99-109
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• 1988

전자회로의 설계 자동화에 있어 중요한 단계인 레이아웃(layout)의 주기능은 배치(placement)와 배선(routing)이라 할 수 있으며, 그중 배치는 크게 constructive와 iterative의 두 부류로 나누어진다. 이들의 가장 주된 목적은 배치의 다음과정인 배선(routing)에서 높은 배선율(routability)을 이룰 수 있도록 하는 데 있다. 본고에서는 배치에 있어서 일반적으로 사용되는 알고리즘과 개발동향에 대해 살펴봄으로써 앞으로 새로운 알고리즘의 개발과 자동설계 시스팀의 효율적인 사용에 도움이 되도록 하였다.